Jump to TINA Main Page & General Information 

• Verilog-A & AMS simulacija
• SystemVerilog simulacija
• VHDL simulacija
• VHDL-AMS simulacija
• SystemC simulacija

TINA također uključuje snažan digitalni Verilog simulacijski motor. Prednost Verilog u odnosu na VHDL da je lakše naučiti i razumjeti, međutim, ima više mogućnosti u VHDL.

TINA može prevesti Verilog modela i drugih digitalnih komponenti na synthesizable VHDL kod i, koristeći Xilinx's Webpack softver, možete generirati bit stream datoteku koja opisuje provedbu dizajna, a zatim ga upload na Xilinx FPGA čipovima.

Sljedeći krug uspoređuje isti puni sklop zbrajivača koristeći VHDL i Verilog.

Shematski dio je isti, samo su kodovi u makroima različiti.

Dvaput kliknite makronaredbe VHDL ili Verilog i pritisnite Enter Macro da biste vidjeli sve pojedinosti i uredili kôd ako želite:

Bitni dijelovi su vrlo slični:

Ako pokrenete Digital Timing Analysis iz izbornika Analysis. Pojavit će se sljedeći dijagram:

Možete vidjeti da su izlazni signali iz oba modela potpuno isti.