VHDL simulacija u TINA uključena u svim verzijama

Prijeđite na glavnu stranicu TINA i opće informacije

VHDL (VHSIC (Integrirani krugovi vrlo velike brzine) Jezik opisa hardvera) je standardni opis hardvera IEEE koji koriste elektronički dizajneri za opisivanje i simulaciju njihovih čipova i sustava prije izrade.

TINA verzije 7 i više sada uključuju snažan digitalni VHDL simulacijski motor. Bilo digitalni sklop u TINA može automatski pretvoriti VHDL kod i analizirati kao VHDL dizajn. Osim toga, možete analizirati širok raspon hardvera dostupnih u VHDL-u i definirati vlastite digitalne komponente i hardver u VHDL-u. Velika prednost VHDL-a nije samo u tome što je to IEEE standard, već se može automatski realizirati u programabilnim logičkim uređajima kao što su FPGA i CPLD.

TINA može generirati sintetizirani VHDL kôd zajedno s odgovarajućom UCF datotekom ako je potvrdni okvir Generiraj sintetizirajući kôd postavljen u izborniku Analiza / Mogućnosti. Stvorene VHD i UCF datoteke možete spremiti pomoću naredbe "Stvori VHD i UCF datoteku" u izborniku T&M. Te datoteke možete čitati pomoću Xilinx-ovog besplatnog uslužnog programa Webpack, generirati datoteku bit-stream koja opisuje provedbu dizajna, a zatim je prenijeti na Xilinx FPGA čipove.

Primjer: Sljedeći krug je brojač, definiran u VHDL.

Analiza rada / simulacija digitalnog VHDL-a, daje sljedeći dijagram:

Ako dvaput kliknete na blok Counter u TINA-i i pritisnete tipku Enter Macro možete vidjeti VHDL kod koji definira brojač:

library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN
— behavioral description of the counter
   process(clock, clear) begin
     if clear = ‘1’ then
       Pre_Q <= “0000”;
     elsif (clock=’1′ and clock ‘event) then
       QA <= Pre_Q(0);
       QB <= Pre_Q(1);
       QC <= Pre_Q(2);
       QD <= Pre_Q(3);
       Pre_Q <= Pre_Q + 1;
     end if;
   end process;
END behv;