Digitalna VHDL simulacija s TINACloudom

VHDL (VHSIC (Integrirani krugovi vrlo velike brzine) Jezik opisa hardvera) je standardni opis hardvera IEEE koji koriste elektronički dizajneri za opisivanje i simulaciju njihovih čipova i sustava prije izrade.

TINACloud sada uključuje snažan digitalni VHDL simulator. Bilo koji digitalni sklop u TINACloudu može se automatski pretvoriti u VHDL kôd i analizirati kao VHDL dizajn. Pored toga, možete analizirati širok raspon hardvera dostupnog u VHDL-u i definirati vlastite digitalne komponente i hardver u VHDL-u. Velika prednost VHDL-a nije samo u tome što je IEEE standard, već i u tome što se može automatski realizirati u programabilnim logičkim uređajima kao što su FPGA i CPLD.

TINACloud može generirati sintetizirani VHDL kôd zajedno s odgovarajućom UCF datotekom ako je potvrdni okvir Generiraj sintetizirajući kôd postavljen u izborniku Analiza / Mogućnosti. Stvorene VHD i UCF datoteke možete spremiti pomoću naredbe "Stvori VHD i UCF datoteku" u izborniku T&M. Te datoteke možete čitati pomoću Xilinx-ovog besplatnog uslužnog programa Webpack, generirati datoteku bit-stream koja opisuje provedbu dizajna, a zatim je prenijeti na Xilinx FPGA čipove.

Primjer: Sljedeći krug je brojač, definiran u VHDL.

Pokrenite simulaciju na mreži pomoću opcije TINACloud klikom na sliku

Analiza rada / simulacija digitalnog VHDL-a, daje sljedeći dijagram:

Ako kliknete na blok "Brojač" i u retku HDL pritisnete gumb ..., vidjet ćete VHDL kod koji definira brojač

knjižnica ieee; koristiti ieee.std_logic_1164.all; koristiti ieee.std_logic_arith.all; -------------------------------------------------- - Brojač ENTITY je port (sat: u std_logic; jasno: u std_logic; QA, QB, QC, QD: van std_logic); KRAJ brojač; -------------------------------------------------- - ARHITEKTURA brojač je signal Pre_Q: nepotpisan (3 do 0); BEGIN - opis ponašanja procesa brojača (sat, prazan) započinje ako je clear = '1', a zatim Pre_Q <= "0000"; elsif (clock = '1' i clock'event) zatim QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; završi ako; završiti postupak; KRAJ behv;

U TINA možete promijeniti VHDL kod i vidjeti učinak odmah.

Promijenite liniju Pre_Q <= Pre_Q + 1; gore do Pre_Q <= Pre_Q + 2; i zatvorite dijaloški okvir.