Digitalna VHDL simulacija s TINACloudom

VHDL (VHSIC (Integrirani krugovi vrlo velike brzine) Jezik opisa hardvera) je standardni opis hardvera IEEE koji koriste elektronički dizajneri za opisivanje i simulaciju njihovih čipova i sustava prije izrade.

TINACloud sada uključuje snažan digitalni VHDL simulacijski motor. Bilo digitalni sklop u TINACloud može se automatski pretvoriti VHDL kod i analizirati kao VHDL dizajn. Osim toga, možete analizirati širok raspon hardvera dostupnih u VHDL-u i definirati vlastite digitalne komponente i hardver u VHDL-u. Velika prednost VHDL-a nije samo u tome što je to IEEE standard, već se može automatski realizirati u programabilnim logičkim uređajima kao što su FPGA i CPLD.

TINACloud može generirati synthesizable VHDL kod zajedno s odgovarajućim UCF datoteke ako Generate synthesizable kôd je postavljen u izborniku Analiza / Opcije. Stvorene VHD i UCF datoteke možete spremiti pomoću naredbe "Create VHD & UCF ​​File" u izborniku T&M. Možete pročitati ove datoteke s Xilinx's free uslužni Webpack, generirati bit-stream datoteku koja opisuje provedbu dizajna, a zatim ga upload na Xilinx FPGA čipovima.

Primjer: Sljedeći krug je brojač, definiran u VHDL.

Pokrenite simulaciju na mreži pomoću opcije TINACloud klikom na sliku

Analiza rada / simulacija digitalnog VHDL-a, daje sljedeći dijagram:

Digitalna VHDL simulacija, slika 3

Ako kliknete na "Counter" blok i na HDL liniji pritisnite gumb… možete vidjeti VHDL kod koji definira Counter.

knjižnica ieee; koristite ieee.std_logic_1164.all; koristite ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY brojač je port (sat: u std_logic; jasan: u std_logic; QA, QB, QC, QD: out std_logic); END brojač; -------------------------------------------------- - ARHITEKTURA behv brojača je signal Pre_Q: nepotpisan (3 downto 0); BEGIN - opis ponašanja brojačkog procesa (sat, jasno) počinje ako je jasan = '1', a zatim Pre_Q <= "0000"; elsif (sat = '1' i događaj sata) zatim QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; završi ako; završiti proces; END behv; 

U TINA možete promijeniti VHDL kod i vidjeti učinak odmah.

Promijenite liniju Pre_Q <= Pre_Q + 1; gore do Pre_Q <= Pre_Q + 2; i zatvorite dijaloški okvir.

Sada simulacija analize / digitalnog VHDL-a daje sljedeći dijagram:

Digitalna VHDL simulacija, slika 4