Digitális Verilog szimuláció

Digitális Verilog szimuláció

A TINA egy erős digitális Verilog szimulációs motort is tartalmaz. A Verilog előnye a VHDL-hez képest, hogy könnyebb megtanulni és megérteni, azonban a VHDL-ben több funkció is van.

A TINA lefordíthatja a Verilog modelleket és a többi digitális összetevőt szintetizálható VHDL kódra, és a Xilinx Webpack szoftverével létrehozhatja a terv végrehajtását leíró bitfolyam fájlt, majd feltöltheti azt Xilinx FPGA chipekre.

A következő áramkör ugyanazt a teljes körű összehasonlító áramkört hasonlítja össze VHDL és Verilog használatával.
Digitális Verilog szimuláció, kép 1

A vázlatos rész ugyanaz, csak a makrók kódjai különböznek.

Kattintson duplán a VHDL vagy a Verilog makrókra, és nyomja meg az Enter Makró gombot a teljes részletek megtekintéséhez és a kód szerkesztéséhez, ha kívánja:

Az alapvető részek nagyon hasonlóak:

VerilogVHDL
hozzárendelje az S = A ^ B értéketS <= (A xor B)
hozzárendelje C = A & BC <= (A és B)
Ha futtatja a Digital Timing Analysis elemet az Analysis menüből. A következő ábra jelenik meg:

Láthatjuk, hogy mindkét modell kimeneti jelei pontosan megegyeznek.