Digitális VHDL szimuláció a TINACloud programmal

A VHDL (VHSIC (Very High Speed Integrated Circuits) Hardware Description Language) egy az IEEE által elfogadott digitális áramkörök leírására szolgáló nyelv, amelyet digitális áramkörök tervezéséhez használnak.

A TINACloud most egy erős digitális VHDL szimulációs motort tartalmaz. A TINACloud bármely digitális áramköre automatikusan átalakítható egy VHDL kódra és elemezhető VHDL formátumként. Ezenkívül elemezheti a VHDL-ben elérhető hardverek széles skáláját, és meghatározhatja saját digitális összetevőit és hardverét a VHDL-ben. A VHDL nagy előnye, hogy nemcsak IEEE szabvány, hanem automatikusan programozható logikai eszközökben, például FPGA-kban és CPLD-ben is megvalósítható.

A TINACloud egy szintetizálható VHDL kódot generálhat a megfelelő UCF fájl mellett, ha a Synesizable code (Szinkronizálható kód generálása) jelölőnégyzet be van állítva az Analysis / Options menüben. A létrehozott VHD és UCF fájlokat a „VHD & UCF ​​fájl létrehozása” paranccsal mentheti a T&M menüben. Ezeket a fájlokat a Xilinx ingyenes webes csomagjával olvashatja, létrehozhatja a terv végrehajtását leíró bitfolyam-fájlt, majd feltöltheti azt Xilinx FPGA chipekre.

Példa: A következő áramkörben lévő számláló VHDL nyelven lett megírva.

Futtassa a szimulációt a TINACloud segítségével a képre kattintva

Az Analízis/Digitális VHDL szimuláció futtatása után a következő eredményt kapjuk:

Digitális VHDL szimuláció, kép 3

Ha a „Számláló” mondatra kattint, és a HDL sorban nyomja meg a… gombot, a VHDL kódot a számlálót definiálja

könyvtár ieee; használja az ieee.std_logic_1164.all; használja az ieee.std_logic_arith.all; -------------------------------------------------- - Az ENTITY számláló port (óra: std_logic; tiszta: std_logic; QA, QB, QC, QD: out std_logic); END számláló; -------------------------------------------------- - A számláló ARCHITEKTUÁLIS viselkedése: Pre_Q jel: unsigned (3, 0); BEGIN - a számláló folyamatának viselkedési leírása (óra, tiszta) kezdődik, ha tiszta = '1', majd Pre_Q <= "0000"; elsif (óra = '1' és órajel), majd QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; vége, ha; folyamat befejezése; END behv; 

A TINA-ban A VHDL kód szabadon módosítható, az eredmény rögtön látható.

Módosítsa a Pre_Q <= Pre_Q + 1; sort a következőre: Pre_Q <= Pre_Q + 2; majd zárja be a párbeszédablakot.

Most az Analízis / Digitális VHDL szimuláció a következő diagramot eredményezi:

Digitális vhdl szimuláció, kép 4