Digitális VHDL szimuláció a TINACloud programmal

A VHDL (VHSIC (Very High Speed Integrated Circuits) Hardware Description Language) egy az IEEE által elfogadott digitális áramkörök leírására szolgáló nyelv, amelyet digitális áramkörök tervezéséhez használnak.

A TINACloud most tartalmaz egy erőteljes digitális VHDL szimulációs motort. A TINACloud bármely digitális áramköre automatikusan konvertálható VHDL-kódmá és analizálható VHDL-formátumként. Ezenkívül elemezheti a VHDL-ben elérhető hardverek széles skáláját, és meghatározhatja saját digitális alkatrészeit és hardvereit a VHDL-ben. A VHDL nagy előnye, hogy nem csak IEEE szabvány, hanem automatikusan megvalósítható olyan programozható logikai eszközökben is, mint az FPGA és a CPLD.

A TINACloud szintetizálható VHDL-kódot generálhat a megfelelő UCF-fájllal együtt, ha a Szintetizálható kód létrehozása jelölőnégyzet be van jelölve az Elemzés / Beállítások menüben. A létrehozott VHD és UCF fájlokat a T&M menü „VHD & UCF ​​fájl létrehozása” paranccsal mentheti el. Ezeket a fájlokat elolvashatja a Xilinx ingyenes Webpack segédprogramjával, előállíthatja a tervezés megvalósítását leíró bitfolyam fájlt, majd feltöltheti Xilinx FPGA chipekre.

Példa: A következő áramkörben lévő számláló VHDL nyelven lett megírva.

Futtassa a szimulációt a TINACloud segítségével a képre kattintva

Az Analízis/Digitális VHDL szimuláció futtatása után a következő eredményt kapjuk:

Digitális VHDL szimuláció, kép 3

Ha rákattint a „Counter” blokkra, és a HDL sorban megnyomja a… gombot, láthatja a számlálót meghatározó VHDL kódot

könyvtár ieee; használja az ieee.std_logic_1164.all; használja az ieee.std_logic_arith.all; -------------------------------------------------- - Az ENTITY számláló port (óra: std_logic-ban; clear: std_logic-ban; QA, QB, QC, QD: out std_logic); END számláló; -------------------------------------------------- - A számláló építészeti viselkedése a Pre_Q jel: előjel nélküli (3-tól 0-ig); BEGIN - a számláló folyamat viselkedési leírása (óra, tiszta) akkor kezdődik, ha clear = '1', akkor Pre_Q <= "0000"; elsif (óra = '1' és óra 'esemény), majd QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; vége, ha; folyamat befejezése; END behv; 

A TINA-ban A VHDL kód szabadon módosítható, az eredmény rögtön látható.

Módosítsa a Pre_Q <= Pre_Q + 1; sort a következőre: Pre_Q <= Pre_Q + 2; majd zárja be a párbeszédablakot.

Most az Analízis / Digitális VHDL szimuláció a következő diagramot eredményezi:

Digitális vhdl szimuláció, kép 4
    X
    Örülök, hogy itt vagy Cégünk a DesignSoft Kft.
    Lehetővé teszi a csevegést, ha segítségre van szüksége a megfelelő termék megtalálásához vagy támogatásra.
    a wpchatıco