VHDL szimuláció a TINA-ban minden változatban

VHDL szimuláció a TINA-ban minden változatban

A VHDL (VHSIC (nagyon nagy sebességű integrált áramkörök) hardverleíró nyelv) az IEEE szabványos hardverleíró nyelv, amelyet az elektronikus tervezők használnak a chipek és rendszerek előállítása előtti leírására és szimulálására.

A TINA 7 és magasabb verziói ma már hatékony digitális VHDL szimulációs motort tartalmaznak. A TINA bármely digitális áramköre automatikusan átalakítható VHDL kódként és elemezhető VHDL formátumként. Ezenkívül elemezheti a VHDL-ben elérhető hardverek széles skáláját, és meghatározhatja saját digitális összetevőit és hardverét a VHDL-ben. A VHDL nagy előnye, hogy nemcsak IEEE szabvány, hanem automatikusan programozható logikai eszközökben, például FPGA-kban és CPLD-ben is megvalósítható.

A TINA egy szintetizálható VHDL-kódot hozhat létre a megfelelő UCF-fájl mellett, ha a Szintetizálható kód generálása jelölőnégyzet be van állítva az Elemzés / Beállítások menüben. A létrehozott VHD és UCF fájlokat a „VHD & UCF ​​fájl létrehozása” paranccsal mentheti a T&M menüben. Ezeket a fájlokat a Xilinx ingyenes webes csomagjával olvashatja, létrehozhatja a terv végrehajtását leíró bitfolyam-fájlt, majd feltöltheti azt Xilinx FPGA chipekre.

Példa: A következő áramkör a VHDL-ben definiált számláló.
Digitális VHDL szimuláció, kép 1
Az Analízis / Digitális VHDL szimuláció futtatása a következő ábrát mutatja:
VHDL szimuláció, kép 2
Ha duplán kattint a TINA számlálóblokkjára, és megnyomja az Enter Macro gombot, akkor a számlálót meghatározó VHDL kód látható:

könyvtár ieee, használja az ieee.std_logic_1164.all;
használja az ieee.std_logic_arith.all;

------------------

Az ENTITY számláló port (óra: std_logic; tiszta: std_logic; QA, QB, QC, QD: out std_logic); END számláló;

------------------

A számláló ARCHITEKTÚRÁJA
jel Pre_Q: aláíratlan (3 az 0-hoz);

KEZDŐDIK
- a számláló viselkedési leírása
folyamat (óra, tiszta) kezdődik
ha tiszta = '1'
Pre_Q <= “0000”;
ekkor (óra = '1' és óra 'esemény)
QA <= Pre_Q (0);
QB <= Pre_Q (1);
QC <= Pre_Q (2);
QD <= Pre_Q (3);
Pre_Q <= Pre_Q + 1;
vége, ha;
folyamat befejezése;
END behv;

A TINA-ban megváltoztathatja a VHDL kódot, és azonnal láthatja a hatást.

Módosítsa a sort Pre_Q <= Pre_Q + 1; fent Pre_Q <= Pre_Q + 2; és zárja be a párbeszédablakot.

Most az Analízis / Digitális VHDL szimuláció a következő ábrát mutatja

A TINA-ban is tanulmányozhatja ezt az áramkört Interaktív mód.