Jump to TINA Main Page & General Information 

• Verilog szimuláció
• Verilog-A és AMS szimuláció
• VHDL szimuláció
• VHDL-AMS szimuláció
• SystemC szimuláció

A SystemVerilog a Verilog hardverleíró nyelv kiterjesztése, amely szintén megtalálható a TINA-ban.
A TINA-ban a SystemVerilog automatikusan le van fordítva SystemC-re, amely az MS Visual Studio segítségével lefordítható, nagyon gyors és optimalizált kódot biztosítva. Számos áramköri példát találhat a TINA Példák\HDL\SystemVerilog mappájában.

SystemVerilog példa: