Թվային VHDL մոդելավորում TINACloud- ի հետ

VHDL- ը (VHSIC- ը (High Speed ​​Integrated Circuits- ը) Hardware Description Language- ը IEEE- ի ստանդարտ բնութագրիչի լեզուն է, որն օգտագործվում է էլեկտրոնային դիզայներների կողմից, նախքան կեղծիքը նկարագրելու եւ սիմվոլիկացնելու համար:

TINACloud- ն այժմ ներառում է հզոր թվային VHDL մոդելավորման շարժիչ: TINACloud- ի ցանկացած թվային միացում կարող է ավտոմատ կերպով փոխարկել VHDL կոդը եւ վերլուծվել որպես VHDL դիզայն: Բացի այդ, Դուք կարող եք վերլուծել VHDL- ում մատչելի ապարատների լայն շրջանակ եւ սահմանել ձեր սեփական թվային բաղադրիչներն ու սարքավորումները VHDL- ում: VHDL- ի մեծ առավելությունը ոչ միայն այն է, որ IEEE ստանդարտն է, այլեւ այն կարող է իրականացվել ավտոմատ կերպով ծրագրավորված տրամաբանական սարքերում, ինչպիսիք են FPGAs եւ CPLDs:

TINACloud- ը կարող է առաջացնել մի synthesizable VHDL կոդ, համապատասխան UCF ֆայլի հետ, եթե Ստեղծեք synthesizable կոդը վանդակը սահմանված է Վերլուծության / Ընտրքների ցանկում: Դուք կարող եք պահպանել ստեղծված VHD եւ UCF ֆայլերը «Ստեղծել VHD & UCF ​​File» հրամանով T & M ընտրացանկում: Դուք կարող եք կարդալ այս ֆայլերը Xilinx- ի անվճար օգտակար Webpack- ի միջոցով, առաջացնել դիզայնի իրականացումը նկարագրող բիտ-հոսքի ֆայլը եւ այն վերբեռնել այն Xilinx FPGA չիպսերին:

Օրինակ. Հետեւյալ միացումն VHDL- ում սահմանված հաշվիչն է:

Սկսեք սիմուլյացիան առցանց TINACloud- ով, սեղմելով նկարը

Running Analysis / Digital VHDL մոդելավորում, տալիս է հետեւյալ դիագրամը,

Թվային VHDL մոդելավորում, պատկերը 3

Եթե ​​դուք սեղմեք "Counter" բլոկին եւ HDL գիծում սեղմեք ... կոճակը, կարող եք տեսնել VHDL- ի կոդը, որը սահմանում է Counter- ը

գրադարան օգտագործել ieee.std_logic_1164.all; օգտագործել ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY հաշվիչը պորտ է (ժամացույցը, std_logic- ում, հստակ `std_logic- ում, QA, QB, QC, QD: դուրս std_logic); END սանդղակ; -------------------------------------------------- - ARCHITECTURE հաշիվը ազդանշան է ազդանշան է Pre_Q: unsigned (3 ներքեւ 0); BEGIN - հակառակ գործընթացի վարքային նկարագրությունը (ժամացույցը, հստակ) սկսվում է, եթե հստակ = '1' ապա Pre_Q <= "0000"; elsif (ժամացույց `'1' եւ clock'event), ապա QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; վերջ, եթե; ավարտի գործընթացը; END- ը behv; 

TINA- ում Դուք կարող եք փոխել VHDL կոդը եւ տեսնել ազդեցությունը անմիջապես:

Փոխեք գիծը Pre_Q <= Pre_Q + 1Բ) վերեւից Pre_Q <= Pre_Q + 2Բ) եւ փակեք երկխոսությունը:

Այժմ Վերլուծություն / թվային VHDL մոդելավորումն ապահովում է հետեւյալ դիագրամը.

Digital vhdl սիմուլյացիա, պատկերը 4