Թվային VHDL մոդելավորում TINACloud- ի հետ

VHDL- ը (VHSIC- ը (High Speed ​​Integrated Circuits- ը) Hardware Description Language- ը IEEE- ի ստանդարտ բնութագրիչի լեզուն է, որն օգտագործվում է էլեկտրոնային դիզայներների կողմից, նախքան կեղծիքը նկարագրելու եւ սիմվոլիկացնելու համար:

TINACloud- ը այժմ ներառում է հզոր թվային VHDL մոդելավորման շարժիչ: TINACloud- ում ցանկացած թվային միացում հնարավոր է ինքնաբերաբար փոխարկել VHDL կոդ և վերլուծել որպես VHDL ձևավորում: Բացի այդ, դուք կարող եք վերլուծել VHDL- ում հասանելի ապարատների լայն տեսականի և VHDL- ում սահմանել ձեր սեփական թվային բաղադրիչները և ապարատը: VHDL- ի մեծ առավելությունը ոչ միայն այն է, որ դա IEEE ստանդարտ է, այլև այն կարող է ինքնաբերաբար իրականացվել ծրագրավորվող տրամաբանական սարքերում, ինչպիսիք են FPGA- ները և CPLD- ները:

TINACloud- ը կարող է առաջացնել սինթեզվող VHDL ծածկագիր `համապատասխան UCF ֆայլի հետ միասին, եթե« Ստեղծել սինթեզվող կոդ »վանդակը տեղադրված է Վերլուծություն / Ընտրանքներ ընտրացանկում: Ստեղծված VHD և UCF ֆայլերը կարող եք պահպանել T&M ընտրացանկում «Ստեղծել VHD և UCF ֆայլ» հրամանի միջոցով: Կարող եք կարդալ այս ֆայլերը Xilinx- ի անվճար կոմպլեկտ Webpack- ի միջոցով, առաջացնել նախագծման իրականացումը նկարագրող բիտ-հոսքային ֆայլ, այնուհետև այն վերբեռնել Xilinx FPGA չիպերի մեջ:

Օրինակ. Հետեւյալ միացումն VHDL- ում սահմանված հաշվիչն է:

Սկսեք սիմուլյացիան առցանց TINACloud- ով, սեղմելով նկարը

Running Analysis / Digital VHDL մոդելավորում, տալիս է հետեւյալ դիագրամը,

Եթե ​​կտտացրեք «Հաշվիչ» բլոկին և HDL տողում սեղմեք… կոճակը, կտեսնեք Հաշվիչը սահմանող VHDL կոդը:

գրադարան, այսինքն; օգտագործել ieee.std_logic_1164.all; օգտագործել ieee.std_logic_arith.all; ------------------------------------------------------ - ENTITY հաշվիչը պորտ է (ժամացույցը ՝ std_logic- ում; մաքուր ՝ std_logic- ում; QA, QB, QC, QD ՝ դուրս std_logic); END հաշվիչ; ------------------------------------------------------ - Հաշվիչի արխիտեկտուրա Pre_Q ազդանշանն է. Չստորագրված (3 իջնել 0); BEGIN - հաշվիչի գործընթացի վարքագծային նկարագրությունը (ժամացույց, պարզ) սկսվում է, եթե պարզ է = '1', ապա Pre_Q <= "0000"; elsif (ժամացույց = '1' և ժամացույց 'դեռ), ապա QA <= Pre_Q (0); QB <= Pre_Q (1); QC = = Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; վերջ, եթե; ավարտի գործընթացը; ՎԵՐ END 

TINA- ում Դուք կարող եք փոխել VHDL կոդը եւ տեսնել ազդեցությունը անմիջապես:

Փոխեք գիծը Pre_Q <= Pre_Q + 1Բ) վերեւից Pre_Q <= Pre_Q + 2Բ) եւ փակեք երկխոսությունը:

Այժմ Վերլուծություն / թվային VHDL մոդելավորումն ապահովում է հետեւյալ դիագրամը.