VHDL- ի մոդելավորումն ընդգրկում է բոլոր տարբերակները

VHDL- ի մոդելավորումն ընդգրկում է բոլոր տարբերակները

VHDL- ը (VHSIC- ը (High Speed ​​Integrated Circuits- ը) Hardware Description Language- ը IEEE- ի ստանդարտ բնութագրիչի լեզուն է, որն օգտագործվում է էլեկտրոնային դիզայներների կողմից, նախքան կեղծիքը նկարագրելու եւ սիմվոլիկացնելու համար:

TINA- ի 7 եւ ավելի բարձր տարբերակները ներառում են հզոր թվային VHDL մոդելավորման շարժիչ: TINA- ի ցանկացած թվային միացում կարող է ավտոմատ կերպով փոխակերպվել VHDL կոդը եւ վերլուծվել որպես VHDL դիզայն: Բացի այդ, Դուք կարող եք վերլուծել VHDL- ում մատչելի ապարատների լայն շրջանակ եւ սահմանել ձեր սեփական թվային բաղադրիչներն ու սարքավորումները VHDL- ում: VHDL- ի մեծ առավելությունը ոչ միայն այն է, որ IEEE ստանդարտն է, այլեւ այն կարող է իրականացվել ավտոմատ կերպով ծրագրավորված տրամաբանական սարքերում, ինչպիսիք են FPGAs եւ CPLDs:

TINA- ն կարող է առաջացնել սինթեզացվող VHDL կոդ, համապատասխան UCF ֆայլի հետ միասին, եթե Ստեղծեք synthesizable կոդը վանդակը սահմանված է Վերլուծության / Ընտրքների ցանկում: Դուք կարող եք պահպանել ստեղծված VHD եւ UCF ֆայլերը «Ստեղծել VHD & UCF ​​File» հրամանով T & M ընտրացանկում: Դուք կարող եք կարդալ այս ֆայլերը Xilinx- ի անվճար օգտակար Webpack- ի միջոցով, առաջացնել դիզայնի իրականացումը նկարագրող բիտ-հոսքի ֆայլը եւ այն վերբեռնել այն Xilinx FPGA չիպսերին:

Օրինակ. Հետեւյալ միացումն VHDL- ում սահմանված հաշվիչն է:
Թվային VHDL մոդելավորում, պատկերը 1
Running Analysis / Digital VHDL մոդելավորում, տալիս է հետեւյալ դիագրամը,
VHDL մոդելավորում, պատկերը 2
Եթե ​​դուք կրկնակի սեղմեք TINA- ի Counter թաղամասում եւ սեղմեք Enter Մակրո կոճակը, կարող եք տեսնել VHDL- ի կոդը, որը սահմանում է Counter- ը:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

TINA- ում Դուք կարող եք փոխել VHDL կոդը եւ տեսնել ազդեցությունը անմիջապես:

Փոխեք գիծը Pre_Q <= Pre_Q + 1Բ) վերեւից Pre_Q <= Pre_Q + 2Բ) եւ փակեք երկխոսությունը:

Հիմա վերլուծություն / թվային VHDL մոդելավորումն ապահովում է հետեւյալ դիագրամը

Դուք կարող եք նաեւ ուսումնասիրել այս տողը TINA- ի մեջ Ինտերակտիվ ռեժիմ.