Simulasi Verilog Digital

Simulasi Sirkuit Elektronik Verilog Digital

Jump to TINA Main Page & General Information

TINA juga menyertakan mesin simulasi Verilog digital yang kuat. Kelebihan Verilog dibandingkan dengan VHDL adalah lebih mudah untuk dipelajari dan dipahami, namun ada lebih banyak fitur di VHDL.

TINA dapat menerjemahkan model Verilog dan komponen digital lainnya ke kode VHDL yang dapat disintesis dan, menggunakan perangkat lunak Webpack Xilinx, Anda dapat membuat file bit stream yang menjelaskan implementasi desain dan kemudian mengunggahnya ke chip Xilinx FPGA.

Sirkuit berikut membandingkan sirkuit adder penuh yang sama menggunakan VHDL dan Verilog.

Bagian skematisnya sama, hanya kode di makro yang berbeda.

Anda dapat mengklik dua kali VHDL atau makro Verilog dan tekan Enter Macro untuk melihat detail lengkap dan mengedit kode jika Anda ingin:

Bagian-bagian penting sangat mirip:

Verilog	VHDL
assign S = A ^ B	S <= (A xor B)
assign C = A & B	C <= (A and B)

Jika menjalankan Analisis Waktu Digital dari menu Analisis. Diagram berikut akan muncul:

Anda dapat melihat bahwa sinyal keluaran dari kedua model persis sama ..