Simulasi VHDL di TINA termasuk dalam semua versi
Simulasi VHDL di TINA termasuk dalam semua versi
Bahasa Deskripsi Perangkat Keras VHDL (VHSIC (Sirkuit Terpadu Sangat Tinggi) Perangkat Keras Bahasa) adalah bahasa deskripsi perangkat keras standar IEEE yang digunakan oleh perancang elektronik untuk menggambarkan dan mensimulasikan chip dan sistem mereka sebelum pembuatan.
Versi TINA 7 dan yang lebih tinggi sekarang menyertakan mesin simulasi VHDL digital yang kuat. Setiap sirkuit digital di TINA dapat secara otomatis dikonversi kode VHDL dan dianalisis sebagai desain VHDL. Selain itu, Anda dapat menganalisis berbagai perangkat keras yang tersedia di VHDL dan menentukan komponen digital dan perangkat keras Anda sendiri di VHDL. Keuntungan besar dari VHDL tidak hanya bahwa itu adalah standar IEEE, tetapi juga yang dapat diwujudkan secara otomatis dalam perangkat logika yang dapat diprogram seperti FPGA dan CPLD.
TINA dapat membuat kode VHDL yang dapat disintesis bersama dengan file UCF yang sesuai jika kotak centang Hasilkan kode yang dapat disintesis diatur dalam menu Analisis / Opsi. Anda dapat menyimpan file VHD dan UCF yang dibuat dengan perintah "Buat File VHD & UCF" di menu T&M. Anda dapat membaca file ini dengan utilitas gratis Xilinx Webpack, membuat file aliran bit yang menjelaskan implementasi desain, lalu mengunggahnya ke chip FPGA Xilinx.
Contoh: Sirkuit berikut adalah penghitung, yang didefinisikan dalam VHDL.
Menjalankan Analisis / Simulasi VHDL Digital, memberikan diagram berikut:
Jika Anda mengklik dua kali pada blok Counter di TINA dan menekan tombol Enter Macro Anda dapat melihat kode VHDL mendefinisikan Counter:
library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
------------------
ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;
------------------
ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );
BEGIN
— behavioral description of the counter
process(clock, clear) begin
if clear = ‘1’ then
Pre_Q <= “0000”;
elsif (clock=’1′ and clock ‘event) then
QA <= Pre_Q(0);
QB <= Pre_Q(1);
QC <= Pre_Q(2);
QD <= Pre_Q(3);
Pre_Q <= Pre_Q + 1;
end if;
end process;
END behv;
Di TINA Anda dapat mengubah kode VHDL dan segera melihat efeknya.
Ubah jalurnya Pre_Q <= Pre_Q + 1; di atas ke Pre_Q <= Pre_Q + 2; dan tutup dialog.
Sekarang Simulasi Analisis / Digital VHDL menghasilkan diagram berikut
Anda juga dapat mempelajari sirkuit ini di TINA Mode Interaktif.