Simulasi VHDL Digital dengan TINACloud

Bahasa Deskripsi Perangkat Keras VHDL (VHSIC (Sirkuit Terpadu Sangat Tinggi) Perangkat Keras Bahasa) adalah bahasa deskripsi perangkat keras standar IEEE yang digunakan oleh perancang elektronik untuk menggambarkan dan mensimulasikan chip dan sistem mereka sebelum pembuatan.

TINACloud sekarang menyertakan mesin simulasi VHDL digital yang kuat. Setiap sirkuit digital di TINACloud dapat secara otomatis mengkonversi kode VHDL dan dianalisis sebagai desain VHDL. Selain itu, Anda dapat menganalisis berbagai perangkat keras yang tersedia di VHDL dan menentukan komponen digital dan perangkat keras Anda sendiri di VHDL. Keuntungan besar dari VHDL tidak hanya bahwa itu adalah standar IEEE, tetapi juga yang dapat diwujudkan secara otomatis dalam perangkat logika yang dapat diprogram seperti FPGA dan CPLD.

TINACloud dapat menghasilkan kode VHDL yang dapat disintesis bersama dengan file UCF yang sesuai jika kotak centang Hasilkan kode yang dapat disintesis diatur dalam menu Analisis / Opsi. Anda dapat menyimpan file VHD dan UCF yang dibuat dengan perintah "Create VHD & UCF ​​File" di menu T&M. Anda dapat membaca file-file ini dengan Webpack utilitas gratis Xilinx, menghasilkan file bit-stream yang menggambarkan implementasi desain dan kemudian mengunggahnya ke chip Xilinx FPGA.

Contoh: Sirkuit berikut adalah penghitung, yang didefinisikan dalam VHDL.

Jalankan simulasi secara online dengan TINACloud dengan mengklik gambar

Menjalankan Analisis / Simulasi VHDL Digital, memberikan diagram berikut:

Simulasi VHDL Digital, gambar 3

Jika Anda mengklik blok "Counter" dan di garis HDL tekan tombol ... Anda dapat melihat kode VHDL mendefinisikan Counter

ieee perpustakaan; gunakan ieee.std_logic_1164.all; gunakan ieee.std_logic_arith.all; -------------------------------------------------- - Penghitung ENTITY adalah port (jam: di std_logic; jelas: di std_logic; QA, QB, QC, QD: out std_logic); Penghitung AKHIR; -------------------------------------------------- - ARVITECTURE behv dari counter adalah sinyal Pre_Q: unsigned (3 downto 0); BEGIN - deskripsi perilaku dari proses penghitung (jam, hapus) mulai jika clear = '1' kemudian Pre_Q <= "0000"; elsif (clock = '1' dan clock'event) lalu QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; berakhir jika; proses akhir; AKHIR behv; 

Di TINA Anda dapat mengubah kode VHDL dan segera melihat efeknya.

Ubah jalurnya Pre_Q <= Pre_Q + 1; di atas ke Pre_Q <= Pre_Q + 2; dan tutup dialog.

Sekarang Simulasi Analisis / VHDL Digital menghasilkan diagram berikut:

Simulasi vhdl digital, gambar 4