Simulasi VHDL Digital dengan TINACloud

Bahasa Deskripsi Perangkat Keras VHDL (VHSIC (Sirkuit Terpadu Sangat Tinggi) Perangkat Keras Bahasa) adalah bahasa deskripsi perangkat keras standar IEEE yang digunakan oleh perancang elektronik untuk menggambarkan dan mensimulasikan chip dan sistem mereka sebelum pembuatan.

TINACloud sekarang menyertakan mesin simulasi VHDL digital yang kuat. Setiap sirkuit digital di TINACloud dapat secara otomatis mengkonversi kode VHDL dan dianalisis sebagai desain VHDL. Selain itu, Anda dapat menganalisis berbagai perangkat keras yang tersedia di VHDL dan menentukan komponen digital dan perangkat keras Anda sendiri di VHDL. Keuntungan besar dari VHDL tidak hanya bahwa itu adalah standar IEEE, tetapi juga yang dapat direalisasikan secara otomatis dalam perangkat logika yang dapat diprogram seperti FPGA dan CPLD.

TINACloud dapat menghasilkan kode VHDL yang dapat disintesis bersama dengan file UCF yang sesuai jika kotak centang Hasilkan kode yang dapat disintesis diatur di menu Analisis / Opsi. Anda dapat menyimpan file VHD dan UCF yang dibuat dengan perintah "Buat File VHD & UCF" di menu T&M. Anda dapat membaca file ini dengan utilitas gratis Xilinx Webpack, membuat file aliran bit yang menjelaskan implementasi desain, lalu mengunggahnya ke chip FPGA Xilinx.

Contoh: Sirkuit berikut adalah penghitung, yang didefinisikan dalam VHDL.

Jalankan simulasi secara online dengan TINACloud dengan mengklik gambar

Menjalankan Analisis / Simulasi VHDL Digital, memberikan diagram berikut:

Jika Anda mengklik blok "Counter" dan di baris HDL tekan tombol… Anda dapat melihat kode VHDL yang mendefinisikan Penghitung

perpustakaan ieee; gunakan ieee.std_logic_1164.all; gunakan ieee.std_logic_arith.all; -------------------------------------------------- - Penghitung ENTITY adalah port (jam: di std_logic; hapus: di std_logic; QA, QB, QC, QD: keluar std_logic); Penghitung AKHIR; -------------------------------------------------- - ARSITEKTUR behv counter adalah sinyal Pre_Q: unsigned (3 downto 0); BEGIN - deskripsi perilaku dari proses penghitung (clock, clear) dimulai jika clear = '1' lalu Pre_Q <= "0000"; elsif (clock = '1' dan clock'event) lalu QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; berakhir jika; proses akhir; AKHIR behv;

Di TINA Anda dapat mengubah kode VHDL dan segera melihat efeknya.

Ubah jalurnya Pre_Q <= Pre_Q + 1; di atas ke Pre_Q <= Pre_Q + 2; dan tutup dialog.