3. Junction Field-effect Transistor (JFET)
SAAT INI - 3. Junction Field-effect Transistor (JFET)
SEBELUMNYA- 2. FET semikonduktor logam-oksida (MOSFET)
Junction Field-effect Transistor (JFET)
MOSFET memiliki sejumlah keunggulan dibandingkan junction field-effect transistor (JFET). Khususnya, resistansi input dari MOSFET lebih tinggi dari pada JFET. Untuk alasan ini, MOSFET dipilih untuk mendukung JFET untuk sebagian besar aplikasi. Meskipun demikian, JFET masih digunakan dalam situasi terbatas terutama untuk aplikasi analog.
Kita telah melihat bahwa MOSFET tambahan memerlukan tegangan gerbang bukan nol untuk membentuk saluran untuk konduksi. Tidak ada arus pembawa mayoritas dapat mengalir antara sumber dan saluran tanpa tegangan gerbang yang diterapkan ini. Sebaliknya, JFET mengontrol konduktansi arus pembawa mayoritas dalam saluran yang ada antara dua kontak ohmik. Ini dilakukan dengan memvariasikan kapasitansi yang setara dengan perangkat.
Meskipun kami mendekati JFET tanpa menggunakan hasil yang diperoleh sebelumnya untuk MOSFET, kami akan melihat banyak kesamaan dalam pengoperasian kedua jenis perangkat tersebut. Kesamaan ini dirangkum dalam Bagian 6: “Perbandingan MOSFET dengan JFET”.
Skema untuk struktur fisik JFET ditunjukkan pada Gambar 13. Seperti halnya BJT, JFET adalah perangkat tiga terminal. Pada dasarnya hanya ada satu pn persimpangan antara gerbang dan saluran daripada dua seperti di BJT (meskipun tampaknya ada dua pn persimpangan yang ditunjukkan pada Gambar 13, ini terhubung secara paralel dengan menghubungkan terminal gerbang bersama. Dengan demikian mereka dapat diperlakukan sebagai persimpangan tunggal).
Grafik n-Fannel JFET, ditunjukkan pada Gambar 14 (a), dibangun menggunakan strip n-jenis bahan dengan dua pBahan-jenis menyebar ke strip, satu di setiap sisi. Itu p-Fannel JFET memiliki strip p-jenis bahan dengan dua n-jenis bahan menyebar ke strip, seperti yang ditunjukkan pada Gambar 13 (b). Gambar 13 juga menunjukkan simbol sirkuit.
Untuk mendapatkan wawasan tentang operasi JFET, mari kita hubungkan n-Jalur JFET ke sirkuit eksternal seperti yang ditunjukkan pada Gambar 14 (a). Tegangan suplai positif, VDD, diterapkan ke saluran (ini analog dengan VCC tegangan suplai untuk BJT) dan sumber terpasang ke common (ground). Tegangan pasokan gerbang, VGG, diterapkan ke gerbang (ini analog dengan VBB untuk BJT).
Gambar 13-Struktur Fisik JFET
VDD memberikan tegangan sumber-saluran, vDS, yang menyebabkan saluran pembuangan, iD, mengalir dari saluran ke sumber. Karena persimpangan sumber gerbang bias balik, hasil gerbang nol saat ini. Saluran pembuangan saat ini, iD, yang sama dengan arus sumber, ada di saluran yang dikelilingi oleh pgerbang tipe. Tegangan gerbang-ke-sumber, vGS, yang sama dengan, menciptakan a wilayah penipisan di saluran yang mengurangi lebar saluran. Ini, pada gilirannya, meningkatkan resistensi antara drain dan sumber.
Gambar 14 - JFET n-channel terhubung ke sirkuit eksternal
Kami mempertimbangkan operasi JFET dengan vGS = 0, seperti yang ditunjukkan pada Gambar 14 (b). Saluran pembuangan saat ini, iD, Melalui n- Kanal dari saluran ke sumber menyebabkan penurunan tegangan di sepanjang saluran, dengan potensi yang lebih tinggi di persimpangan saluran pembuangan. Tegangan positif ini pada sambungan drain-gate membalikkan bias pn persimpangan dan menghasilkan daerah penipisan, seperti yang ditunjukkan oleh daerah yang diarsir gelap pada Gambar 14 (b). Ketika kita meningkat vDS, saluran pembuangan saat ini, iD, juga meningkat, seperti yang ditunjukkan pada Gambar 15.
Tindakan ini menghasilkan daerah penipisan yang lebih besar dan peningkatan resistensi saluran antara drain dan sumber. Sebagai vDS semakin meningkat, titik tercapai di mana wilayah penipisan memotong seluruh saluran di tepi saluran dan arus saluran mencapai titik jenuhnya. Jika kita bertambah vDS melampaui titik ini, iD tetap relatif konstan. Nilai arus drain jenuh dengan VGS = 0 adalah parameter penting. Ini adalah tiriskan sumber kejenuhan saat ini, IDSS. Kami menemukannya KVT2 untuk mode deplesi MOSFET. Seperti dapat dilihat dari Gambar 15, peningkatan vDS di luar saluran yang disebut ini menggentas titik (-VP, IDSS) menyebabkan peningkatan yang sangat kecil pada iD, Dan iD-vDS kurva karakteristik menjadi hampir rata (yaitu, iD tetap relatif konstan vDS semakin meningkat). Ingat itu VT (sekarang ditunjuk VP) negatif untuk n- Perangkat saluran. Operasi di luar titik pinch-off (di wilayah saturasi) diperoleh saat tegangan drainase, VDS, lebih besar dari -VP (lihat Gambar 15). Sebagai contoh, katakanlah VP = -4V, ini berarti tegangan drain, vDS, harus lebih besar atau sama dengan - (- 4V) agar JFET tetap berada di wilayah saturasi (operasi normal).
Deskripsi ini menunjukkan bahwa JFET adalah perangkat tipe penipisan. Kami berharap karakteristiknya mirip dengan karakteristik MOSFET yang menipis. Namun ada pengecualian penting: Meskipun dimungkinkan untuk mengoperasikan tipe MOSFET penipisan dalam mode peningkatan (dengan menerapkan positif vGS jika perangkat n-channel) ini tidak praktis di perangkat tipe JFET. Dalam praktiknya, maksimal vGS terbatas sekitar 0.3V sejak pn-jungsi pada dasarnya tetap terputus dengan tegangan maju kecil ini.
Gambar 15 –– iD lawan vDS karakteristik untuk n-Jalur JFET (VGS = 0V)
3.1 JFET Variasi Tegangan Gerbang-ke-Sumber
Di bagian sebelumnya, kami mengembangkan iD-vDS kurva karakteristik dengan VGS = 0. Di bagian ini, kami menganggapnya lengkap iD-vDS karakteristik untuk berbagai nilai vGS. Perhatikan bahwa dalam kasus BJT, kurva karakteristik (iC-vCE) miliki iB sebagai parameter. FET adalah perangkat yang dikendalikan tegangan di mana vGS melakukan pengendalian. Gambar 16 menunjukkan iD-vDS kurva karakteristik untuk kedua n-kain dan p-Jalur JFET.
Gambar 16-iD-vDS kurva karakteristik untuk JFET
Saat meningkat 
(vGS lebih negatif untuk n- Kanal dan lebih positif untuk a p-channel) daerah penipisan terbentuk dan pinch-off diperoleh untuk nilai yang lebih rendah iD. Karena itu untuk n-Jalur JFET pada Gambar 16 (a), maksimum iD mengurangi dari IDSS as vGS dibuat lebih negatif. Jika vGS semakin menurun (lebih negatif), nilai vGS tercapai setelah itu iD akan menjadi nol terlepas dari nilai vDS. Nilai ini dari vGS disebut VGS (OFF), atau pinch-off voltage (Vp). Nilai dari Vp negatif untuk n- Saluran JFET dan positif untuk a p-Jalur JFET. Vp dapat dibandingkan dengan VT untuk mode deplesi MOSFET.
3.2 JFET Karakteristik Transfer
Karakteristik transfer adalah sebidang arus pembuangan, iD, sebagai fungsi dari tegangan drain-to-source, vDS, dengan vGS sama dengan satu set tegangan konstan (vGS = -3V, -2, -1V, 0V pada Gambar 16 (a)). Karakteristik transfer hampir independen dari nilai vDS sejak setelah JFET mencapai pinch-off, iD tetap relatif konstan untuk meningkatkan nilai vDS. Ini bisa dilihat dari iD-vDS kurva Gambar 16, di mana setiap kurva menjadi rata untuk nilai vDS>Vp.
Pada Gambar 17, kami menunjukkan karakteristik transfer dan iD-vDS karakteristik untuk suatu n-Jalur JFET. Kami plot ini dengan kesamaan iD sumbu untuk menunjukkan cara mendapatkan satu dari yang lain. Karakteristik transfer dapat diperoleh dari perpanjangan iD-vDS kurva seperti yang ditunjukkan oleh garis putus-putus pada Gambar 17. Metode yang paling berguna untuk menentukan karakteristik transfer di wilayah saturasi adalah dengan hubungan berikut (persamaan Shockley):
(16)
Karena itu, kita hanya perlu tahu IDSS dan Vp untuk menentukan seluruh karakteristik. Lembar data pabrikan sering memberikan dua parameter ini, sehingga karakteristik transfer dapat dibangun. Vp di lembar spesifikasi pabrikan ditampilkan sebagai VGS (OFF). Catat itu iD jenuh, (yaitu, menjadi konstan) sebagai vDS melebihi tegangan yang diperlukan saluran untuk mencubit. Ini dapat dinyatakan sebagai persamaan untuk vDS, sat untuk setiap kurva, sebagai berikut:
(17)
As vGS menjadi lebih negatif, pinch-off terjadi pada nilai yang lebih rendah vDS dan arus saturasi menjadi lebih kecil. Wilayah yang berguna untuk operasi linier adalah di atas pinch-off dan di bawah tegangan tembus. Di wilayah ini, iD jenuh dan nilainya tergantung pada vGS, menurut Persamaan (16) atau karakteristik transfer.
Gambar 17 - Kurva karakteristik transfer JFET
Transfer dan iD-vDS kurva karakteristik untuk JFET, yang ditunjukkan pada Gambar 17, berbeda dari kurva yang sesuai untuk BJT. Kurva BJT dapat direpresentasikan sebagai spasi yang merata untuk langkah-langkah seragam dalam arus basis karena hubungan linier di antara keduanya iC dan iB. JFET dan MOSFET tidak memiliki arus analog dengan arus basis karena arus gerbang adalah nol. Karena itu, kami dipaksa untuk menunjukkan keluarga kurva iD vs vDS, dan hubungannya sangat tidak linier.
Perbedaan kedua berkaitan dengan ukuran dan bentuk wilayah ohmik dari kurva karakteristik. Ingatlah bahwa dalam menggunakan BJT, kami menghindari operasi nonlinier dengan menghindari nilai 5% yang lebih rendah dari vCE (yaitu wilayah saturasi). Kita melihat bahwa lebar wilayah ohmik untuk JFET adalah fungsi dari tegangan gerbang-ke-sumber. Daerah ohmik cukup linier sampai lutut terjadi dekat untuk mencubit. Wilayah ini disebut wilayah ohmik karena ketika transistor digunakan di wilayah ini, ia berperilaku seperti resistor ohm yang nilainya ditentukan oleh nilai vGS. Ketika besarnya tegangan gerbang-ke-sumber berkurang, lebar wilayah ohmik meningkat. Kami juga mencatat dari Gambar 17 bahwa tegangan tembus adalah fungsi dari tegangan gerbang-ke-sumber. Faktanya, untuk mendapatkan penguatan sinyal linier yang wajar, kita harus menggunakan hanya segmen yang relatif kecil dari kurva ini - area operasi linier berada di wilayah aktif.
As vDS meningkat dari nol, titik pemutusan terjadi pada setiap kurva di luar yang mengalirkan arus meningkat sangat sedikit vDS terus meningkat. Pada nilai tegangan drain-to-source ini, pinch-off terjadi. Nilai pinch-off diberi label pada Gambar 17 dan terhubung dengan kurva putus-putus yang memisahkan wilayah ohmik dari wilayah aktif. Sebagai vDS terus meningkat melampaui pinch-off, titik tercapai di mana tegangan antara drain dan sumber menjadi begitu besar kerusakan longsor terjadi. (Fenomena ini juga terjadi di dioda dan di BJT). Pada titik kerusakan, iD meningkat tajam dengan peningkatan diabaikan vDS. Kerusakan ini terjadi pada ujung saluran persimpangan gerbang-saluran. Oleh karena itu, ketika tegangan drain-gate, vDG, melebihi tegangan tembus (BVGDS untuk pn persimpangan), terjadi longsoran salju [untuk vGS = 0 V]. Pada titik ini, the iD-vDS karakteristik menunjukkan bentuk khusus yang ditunjukkan pada bagian kanan Gambar 17.
Daerah antara pinch-off voltage dan avalanche breakdown disebut wilayah aktif, wilayah operasi penguat, wilayah saturasi, atau wilayah darurat. Wilayah ohmik (sebelum darurat) biasanya disebut wilayah triode, tetapi terkadang disebut daerah yang dikendalikan tegangan. JFET dioperasikan di wilayah ohmik ketika sebuah resistor variabel diinginkan dan dalam aplikasi switching.
Tegangan kerusakan adalah fungsi dari vGS serta vDS. Karena besarnya tegangan antara gerbang dan sumber meningkat (lebih negatif untuk n- Kanal dan lebih positif untuk p-channel), tegangan breakdown berkurang (lihat Gambar 17). Dengan vGS = Vp, arus pembuangan adalah nol (kecuali untuk arus bocor kecil), dan dengan vGS = 0, saluran mengalir jenuh pada suatu nilai,
(18)
IDSS adalah saturasi drain-to-source saat ini.
Antara pinch-off dan breakdown, arus drain jenuh dan tidak berubah secara signifikan sebagai fungsi dari vDS. Setelah JFET melewati titik operasi pinch-off, nilai iD dapat diperoleh dari kurva karakteristik atau dari persamaan
(19)
Versi yang lebih akurat dari persamaan ini (dengan mempertimbangkan sedikit kemiringan kurva karakteristik) adalah sebagai berikut:
(20)
λ analog dengan λ untuk MOSFET, dan ke 1 /VA untuk BJT. Sejak λ kecil, kami menganggap itu 
. Ini membenarkan menghilangkan faktor kedua dalam persamaan dan menggunakan perkiraan untuk biasing dan analisis sinyal besar.
Arus drain-to-source saturasi, IDSS, adalah fungsi dari temperatur. Efek suhu terhadap Vp tidak besar Namun, IDSS berkurang dengan meningkatnya suhu, penurunannya sebanyak 25% untuk 100o peningkatan suhu. Variasi yang lebih besar terjadi di Vp dan IDSS karena sedikit variasi dalam proses pembuatan. Ini bisa dilihat dengan melihat Lampiran untuk 2N3822 di mana maksimum IDSS adalah 10 mA dan minimum adalah 2 mA.
Arus dan tegangan pada bagian ini disajikan untuk n-Jalur JFET. Nilai untuk a p- Saluran JFET adalah kebalikan dari yang diberikan untuk n-saluran.
3.3 JFET Model Sinyal Kecil
Model sinyal kecil JFET dapat diturunkan mengikuti prosedur yang sama yang digunakan untuk MOSFET. Model ini didasarkan pada hubungan Persamaan (20). Jika kita hanya mempertimbangkan ac komponen tegangan dan arus, yang kita miliki
(21)
Parameter dalam Persamaan (21) diberikan oleh turunan parsial,
(22)
Model yang dihasilkan ditunjukkan pada Gambar 18. Perhatikan bahwa model ini identik dengan model MOSFET yang diturunkan sebelumnya, kecuali bahwa nilai-nilai gm dan ro dihitung menggunakan berbagai formula. Sebenarnya formula itu identik jika Vp diganti untuk VT.
Gambar 18 - Model ac sinyal kecil JFET
Untuk merancang penguat JFET, titik-Q untuk dc arus bias dapat ditentukan baik secara grafis, atau dengan menggunakan analisis rangkaian dengan asumsi mode pinch-off untuk transistor. Itu dc arus bias pada titik-Q harus terletak antara 30% dan 70% dari IDSS. Ini menempatkan titik-Q di wilayah paling linier dari kurva karakteristik.
Hubungan antara iD dan vGS dapat diplot pada grafik tanpa dimensi (yaitu, kurva normalisasi) seperti yang ditunjukkan pada Gambar 20.
Sumbu vertikal dari grafik ini adalah iD/IDSS dan sumbu horizontal adalah vGS/Vp. Kemiringan kurva adalah gm.
Prosedur yang masuk akal untuk menemukan nilai diam di dekat pusat wilayah operasi linier adalah dengan memilih dan. Perhatikan dari Gambar 6.20 bahwa ini berada di dekat titik tengah kurva. Selanjutnya, kami pilih. Ini memberikan berbagai nilai untuk vds yang menjaga transistor dalam mode pinch-off.
Gambar 20 -iD/IDSS lawan vGS/Vp
Kita dapat menemukan transkonduktansi pada titik-Q baik dari kemiringan kurva Gambar 20 atau dengan menggunakan Persamaan (22). Jika kita menggunakan prosedur ini, parameter transkonduktansi diberikan oleh,
(23)
Ingat nilai ini sebesar gm tergantung pada anggapan itu ID diatur satu-setengah IDSS dan VGS . 0.3Vp. Nilai-nilai ini biasanya merupakan titik awal yang baik untuk menetapkan nilai diam untuk JFET.