Verilog A dan Simulasi AMS

Verilog A dan Simulasi AMS

Jump to TINA Main Page & General Information 

Saat ini bahasa yang paling banyak digunakan untuk menggambarkan sirkuit elektronik dan model perangkat adalah Spice format netlist (1973). Namun demikian Spice netlist seringkali sulit dibaca dan dipahami, dan mereka tidak memiliki banyak fungsi bahasa pemrograman yang dibutuhkan oleh para insinyur saat membuat model dan simulasi.

Bahasa Verilog-A yang relatif baru (1995) menyediakan metode alternatif dengan gaya bahasa pemrograman C seperti sintaks yang mudah dibaca. Dengan demikian Verilog-A adalah penerus yang cocok SPICE netlist untuk menggambarkan topologi sirkuit.

Metode yang lebih canggih untuk menggambarkan sirkuit elektronik, yang mengandung komponen analog dan digital adalah bahasa Verilog-AMS. Seperti yang kami amati sebelumnya, Verilog-AMS adalah turunan dari Verilog digital murni yang diperluas dengan Verilog A murni analog dan antarmuka untuk koneksi bagian analog dan digital.

Sebagian besar pustaka perangkat TINA ada di Spice format netlist. Namun Anda sudah dapat membuat dan mengimpor model dan menempatkan makro TINA dalam format Verilog-A dan Verilog-AMS. Anda dapat menemukan beberapa contoh bahasa, model perangkat, dan sirkuit di folder ExamplesVerilog A di TINA.

Contoh Verilog-AMS:

Sirkuit berikut berisi makro Digital Analog Converter (DAC) dengan Serial Peripheral Interface (SPI) dan bangku tes makro, menghasilkan sinyal SPI digital. Model DAC didefinisikan dalam Verilog AMS. Menariknya, bangku tes di sisi kiri ditulis dalam VHDL yang merupakan contoh pencampuran HDL yang berbeda tetapi di sini kita akan berkonsentrasi pada makro Verilog AMS di sebelah kanan. Sirkuit ini (DAC VAMS.TSC) termasuk dalam folder EXAMPLESVerilog AMS dari TINA.

Di TINA Anda dapat melihat kode AMS Verilog dari model DAC jika Anda mengklik dua kali makro DAC dan menekan tombol Enter Macro.

Bagian dari kode ditunjukkan di bawah ini:

Kami tidak akan membahas analisis kode secara terperinci. Kami hanya ingin menunjukkan bahwa pada bagian pertama yang ditunjukkan di atas, modul DA Verilog mengubah sinyal serial menjadi sinyal analog (VOUTA).

Pada akhir makro yang ditunjukkan di bawah ini (di TINA Anda dapat menggulir ke sana), modul DA dipanggil dan sinyal dihaluskan dengan opamp sederhana dan filter RC menggunakan petunjuk Verilog A. Anda juga dapat melihat definisi kapasitor dalam fragmen kode di bawah ini.