Simulazione Verilog digitale

Digital Verilog Electronic Circuit Simulation

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TINA include anche un potente motore di simulazione Verilog digitale. Il vantaggio di Verilog rispetto al VHDL è che è più facile da imparare e capire, tuttavia ci sono più funzionalità in VHDL.

TINA può tradurre i modelli Verilog e gli altri componenti digitali in codice VHDL sintetizzabile e, utilizzando il software Webpack di Xilinx, è possibile generare il file di flusso di bit che descrive l'implementazione del progetto e quindi caricarlo su chip FPGA Xilinx.

Il seguente circuito confronta lo stesso circuito full adder usando VHDL e Verilog.

La parte schematica è la stessa, solo i codici nelle macro sono diversi.

È possibile fare doppio clic sul VHDL o sui macro Verilog e premere Invio macro per visualizzare i dettagli completi e modificare il codice se lo si desidera:

Le parti essenziali sono molto simili:

Verilog	VHDL
assign S = A ^ B	S <= (A xor B)
assign C = A & B	C <= (A and B)

Se si esegue l'analisi della temporizzazione digitale dal menu Analisi. Apparirà il seguente diagramma:

Puoi vedere che i segnali di uscita di entrambi i modelli sono esattamente gli stessi ..