Simulazione digitale VHDL con TINACloud

VHDL (VHSIC (Circuito integrato ad altissima velocità) Descrizione hardware) è un linguaggio di descrizione hardware standard IEEE utilizzato dai progettisti elettronici per descrivere e simulare i propri chip e sistemi prima della fabbricazione.

TINACloud ora include un potente motore di simulazione VHDL digitale. Qualsiasi circuito digitale in TINACloud può essere automaticamente convertito in un codice VHDL e analizzato come un design VHDL. Inoltre, puoi analizzare l'ampia gamma di hardware disponibile in VHDL e definire i tuoi componenti e hardware digitali in VHDL. Il grande vantaggio di VHDL non è solo lo standard IEEE, ma può anche essere realizzato automaticamente in dispositivi logici programmabili come FPGA e CPLD.

TINACloud può generare un codice VHDL sintetizzabile insieme al file UCF corrispondente se la casella di controllo Genera codice sintetizzabile è impostata nel menu Analisi / Opzioni. È possibile salvare i file VHD e UCF creati con il comando "Crea file VHD e UCF" nel menu T&M. È possibile leggere questi file con l'utilità gratuita Webpack di Xilinx, generare il file di flusso di bit che descrive l'implementazione del progetto e quindi caricarlo sui chip Xilinx FPGA.

Esempio: il seguente circuito è un contatore, definito in VHDL.

Esegui la simulazione online con TINACloud facendo clic sull'immagine

Esecuzione della simulazione Analisi / VHDL digitale, fornisce il seguente diagramma:

Se fai clic sul blocco "Counter" e nella riga HDL premi il pulsante ... puoi vedere il codice VHDL che definisce il contatore

libreria ieee; usa ieee.std_logic_1164.all; usa ieee.std_logic_arith.all; -------------------------------------------------- - Il contatore ENTITY è la porta (clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); Contatore END; -------------------------------------------------- - ARCHITETTURA behv del contatore è il segnale Pre_Q: unsigned (3 downto 0); BEGIN - descrizione comportamentale del processo del contatore (clock, clear) inizia se clear = '1' quindi Pre_Q <= "0000"; elsif (clock = '1' and clock'event) then QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; finisci se; fine del processo; END behv;

In TINA è possibile modificare il codice VHDL e vedere immediatamente l'effetto.

Cambia la linea Pre_Q <= Pre_Q + 1; sopra a Pre_Q <= Pre_Q + 2; e chiudi la finestra di dialogo.