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• Simulazione Verilog
• Simulazione Verilog-A e AMS
• Simulazione VHDL
• Simulazione VHDL-AMS
• Simulazione SystemC

SystemVerilog è un'estensione del linguaggio di descrizione dell'hardware Verilog, incluso anche in TINA.
In TINA SystemVerilog viene tradotto automaticamente in SystemC che può essere compilato con MS Visual Studio fornendo un codice molto veloce e ottimizzato. Puoi trovare diversi esempi di circuiti nella cartella Examples\HDL\SystemVerilog di TINA.

Esempio di SystemVerilog: