סימולציה דיגיטלית VHDL עם TINACloud

VHDIC (VHSIC (מעגלים משולבים במהירות גבוהה מאוד) תיאור חומרה שפה) הוא תיאור חומרה סטנדרטי של IEEE, המשמש את המעצבים האלקטרוניים כדי לתאר ולדמות את הצ 'יפס והמערכות שלהם לפני ייצור.

TINACloud כוללת כעת מנוע סימולציה VHDL דיגיטלי חזק. ניתן להמיר כל מעגל דיגיטלי ב- TINACloud באופן אוטומטי קוד VHDL ולנתח אותו כעיצוב VHDL. בנוסף, אתה יכול לנתח את מגוון החומרה הרחב הזמין ב- VHDL ולהגדיר רכיבים וחומרה דיגיטליים משלך ב- VHDL. היתרון הגדול של VHDL הוא לא רק שמדובר בתקן IEEE, אלא גם שניתן לממש אותו באופן אוטומטי במכשירי לוגיקה ניתנים לתכנות כמו FPGA ו- CPLD.

TINACloud יכול ליצור קוד VHDL מסונתז יחד עם קובץ ה- UCF המתאים אם תיבת הסימון צור קוד מסונתז מוגדרת בתפריט ניתוח / אפשרויות. אתה יכול לשמור את קבצי VHD ו- UCF שנוצרו באמצעות הפקודה "צור VHD & UCF File" בתפריט T&M. תוכלו לקרוא קבצים אלה באמצעות ה- Webpack החינמי של Xilinx, ליצור את קובץ זרם הסיביות המתאר את יישום העיצוב ואז להעלות אותו לשבבי XPPGA של Xilinx.

דוגמה: המעגל הבא הוא מונה, המוגדר ב- VHDL.

הפעל את הסימולציה באינטרנט עם TINACloud על ידי לחיצה על התמונה

הפעלת ניתוח / סימולציה דיגיטלית VHDL, נותן את התרשים הבא:

אם תלחץ על גוש "מונה" ובקו HDL לחץ על כפתור ... אתה יכול לראות את קוד VHDL המגדיר את המונה

ספרייה ieee; השתמש ב- ieee.std_logic_1164.all; השתמש ב- ieee.std_logic_arith.all; -------------------------------------------------- - מונה ENTITY הוא יציאה (שעון: ב- std_logic; ברור: ב- std_logic; QA, QB, QC, QD: out std_logic); דלפק סיום; -------------------------------------------------- - התנהגות של ארכיטקטורה של הדלפק היא אות Pre_Q: לא חתום (3 עד 0); BEGIN - תיאור התנהגותי של תהליך הנגד (שעון, נקה) מתחיל אם clear = '1' ואז Pre_Q <= "0000"; elsif (שעון = '1' ושעון 'אירוע) ואז QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; לסיים אם; סוף תהליך; התנהגות END;

ב TINA אתה יכול לשנות את קוד VHDL ולראות את האפקט מיד.

שנה את הקו Pre_Q <= Pre_Q + 1; מעל ל Pre_Q <= Pre_Q + 2; וסגור את תיבת הדו-שיח.