סימולציה דיגיטלית VHDL עם TINACloud

VHDIC (VHSIC (מעגלים משולבים במהירות גבוהה מאוד) תיאור חומרה שפה) הוא תיאור חומרה סטנדרטי של IEEE, המשמש את המעצבים האלקטרוניים כדי לתאר ולדמות את הצ 'יפס והמערכות שלהם לפני ייצור.

TINACloud עכשיו לכלול עוצמה דיגיטלית VHDL מנוע סימולציה. כל מעגל דיגיטלי ב TINACloud ניתן להמיר באופן אוטומטי קוד VHDL ונותחו כמו עיצוב VHDL. בנוסף, תוכל לנתח את מגוון החומרה הזמין ב- VHDL ולהגדיר את הרכיבים והחומרה הדיגיטליים שלך ב- VHDL. היתרון הגדול של VHDL הוא לא רק שזה תקן IEEE, אבל גם זה יכול להתממש באופן אוטומטי במכשירים ההיגיון לתכנות כגון FPGAs ו CPLDs.

TINACloud יכול ליצור קוד VHDL synthizable יחד עם הקובץ UCF המקביל אם ליצור תיבת סימון synthesizable מוגדר בתפריט ניתוח / אפשרויות. אתה יכול לשמור את הקבצים שנוצרו VHD ו UCF עם הפקודה "יצירת VHD & UCF ​​קובץ" בתפריט T & M. אתה יכול לקרוא את הקבצים האלה עם השירות בחינם של Xilinx Webpack, ליצור את הקובץ זרם קצת מתאר את יישום העיצוב ולאחר מכן להעלות אותו Xilinx שבבי FPGA.

דוגמה: המעגל הבא הוא מונה, המוגדר ב- VHDL.

הפעל את הסימולציה באינטרנט עם TINACloud על ידי לחיצה על התמונה

הפעלת ניתוח / סימולציה דיגיטלית VHDL, נותן את התרשים הבא:

סימולציה דיגיטלית VHDL, תמונה 3

אם תלחץ על בלוק "Counter" ובקו HDL הקש על הלחצן ... תוכל לראות את קוד VHDL המגדיר את מונה

ספריית ieee; השתמש ב- ieee.std_logic_1164.all; השתמש ב- ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY מונה הוא יציאה (שעון: ב std_logic; ברור: ב std_logic, QA, QB, QC, QD: החוצה std_logic); END מונה; -------------------------------------------------- - אדריכלות behv של מונה הוא אות Pre_Q: חתום (3 אל 0); BEGIN - תיאור התנהגותי של תהליך הדלפק (שעון, ברור) התחל אם ברור = '1' ולאחר מכן Pre_Q <= "0000"; אלסיף (שעון = '1' ו clock'event) ולאחר מכן QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; ח סוף תהליך; END Behv; 

ב TINA אתה יכול לשנות את קוד VHDL ולראות את האפקט מיד.

שנה את הקו Pre_Q <= Pre_Q + 1; מעל ל Pre_Q <= Pre_Q + 2; וסגור את תיבת הדו-שיח.

עכשיו ניתוח / דיגיטליות VHDL סימולציה התשואות התרשים הבא:

סימולציה דיגיטלית vhdl, תמונה 4