סימולציית SystemVerilog

סימולציה של Verilog A ו- AMS

Jump to TINA Main Page & General Information

סימולציה של ורילוג
סימולציה של Verilog-A ו- AMS
סימולציה VHDL
סימולציית VHDL-AMS
סימולציית SystemC

SystemVerilog היא הרחבה של שפת תיאור החומרה Verilog, הכלולה גם ב-TINA.
ב-TINA SystemVerilog מתורגם אוטומטית ל-SystemC אשר ניתן להידור עם MS Visual Studio המספק קוד מהיר מאוד ומוטב. אתה יכול למצוא כמה דוגמאות מעגלים בתיקייה דוגמאות\HDL\SystemVerilog של TINA.