デジタルVerilog電子回路シミュレーション

デジタルVerilog電子回路シミュレーション

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TINAは強力なデジタルVerilogシミュレーションエンジンも含みます。 VHDLと比較したVerilogの利点は、習得および理解が容易なことですが、VHDLにはさらに多くの機能があります。

TINAはVerilogモデルやその他のデジタルコンポーネントを合成可能なVHDLコードに変換し、ザイリンクスのWebpackソフトウェアを使用してデザインのインプリメンテーションを記述したビットストリームファイルを生成し、それをザイリンクスFPGAチップにアップロードできます。

次の回路は、VHDLとVerilogを使用した同じ全加算器回路を比較したものです。
デジタルVerilogシミュレーション、画像1

回路図部分は同じで、マクロ内のコードだけが異なります。

VHDLまたはVerilogマクロをダブルクリックしてEnter Macroを押すと、詳細を確認してコードを編集できます。

重要な部分はよく似ています。

VerilogVHDL
assign S = A ^ BS <= (A xor B)
assign C = A & BC <= (A and B)
解析メニューからデジタルタイミング解析を実行する場合。 次の図が表示されます。

両方のモデルからの出力信号がまったく同じであることがわかります。