TINAのVHDLシミュレーションはすべてのバージョンに含まれています

TINAメインページと一般情報にジャンプ

ＶＨＤＬ（ＶＨＳＩＣ（超高速集積回路）ハードウェア記述言語）は、製造の前にそれらのチップおよびシステムを記述しそしてシミュレーションするために電子設計者によって使用されるＩＥＥＥ標準ハードウェア記述言語である。

TINAバージョン7以降には、強力なデジタルVHDLシミュレーションエンジンが含まれています。 TINAのどのデジタル回路も自動的にVHDLコードに変換され、VHDLデザインとして解析されます。さらに、VHDLで利用可能なハードウェアの広い範囲を分析し、VHDLであなた自身のデジタルコンポーネントとハードウェアを定義することができます。 VHDLの大きな利点は、IEEE規格であるだけでなく、FPGAやCPLDなどのプログラマブルロジックデバイスでも自動的に実現できることです。

[分析/オプション]メニューで[合成可能なコードの生成]チェックボックスが設定されている場合、TINAは対応するUCFファイルとともに合成可能なVHDLコードを生成できます。作成したVHDおよびUCFファイルは、T＆Mメニューの「CreateVHD＆UCFFile」コマンドで保存できます。これらのファイルは、ザイリンクスの無料ユーティリティWebpackを使用して読み取り、デザインの実装を記述したビットストリームファイルを生成してから、ザイリンクスFPGAチップにアップロードできます。

例：次の回路は、VHDLで定義されているカウンタです。

Analysis / Digital VHDLシミュレーションを実行すると、次の図が得られます。

TINAのCounterブロックをダブルクリックしてEnter Macroボタンを押すと、カウンタを定義しているVHDLコードが表示されます。

library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN
— behavioral description of the counter
   process(clock, clear) begin
     if clear = ‘1’ then
       Pre_Q <= “0000”;
     elsif (clock=’1′ and clock ‘event) then
       QA <= Pre_Q(0);
       QB <= Pre_Q(1);
       QC <= Pre_Q(2);
       QD <= Pre_Q(3);
       Pre_Q <= Pre_Q + 1;
     end if;
   end process;
END behv;