TINACloudによるデジタルVHDLシミュレーション

ＶＨＤＬ（ＶＨＳＩＣ（超高速集積回路）ハードウェア記述言語）は、製造の前にそれらのチップおよびシステムを記述しそしてシミュレーションするために電子設計者によって使用されるＩＥＥＥ標準ハードウェア記述言語である。

TINACloudには、強力なデジタルVHDLシミュレーションエンジンが含まれています。 TINACloudのデジタル回路はすべて、VHDLコードに自動的に変換され、VHDLデザインとして分析されます。 さらに、VHDLで利用可能な幅広いハードウェアを分析し、独自のデジタルコンポーネントとハードウェアをVHDLで定義できます。 VHDLの大きな利点は、IEEE標準であることだけでなく、FPGAやCPLDなどのプログラマブルロジックデバイスで自動的に実現できることです。

[分析/オプション]メニューで[合成可能なコードの生成]チェックボックスが設定されている場合、TINACloudは対応するUCFファイルとともに合成可能なVHDLコードを生成できます。 作成したVHDおよびUCFファイルは、T＆Mメニューの「CreateVHD＆UCFFile」コマンドで保存できます。 これらのファイルは、ザイリンクスの無料ユーティリティWebpackを使用して読み取り、デザインの実装を記述したビットストリームファイルを生成してから、ザイリンクスFPGAチップにアップロードできます。

例：次の回路は、VHDLで定義されているカウンタです。

画像をクリックしてTINACloudでシミュレーションをオンラインで実行します。

Analysis / Digital VHDLシミュレーションを実行すると、次の図が得られます。

「Counter」ブロックをクリックし、HDL行で…ボタンを押すと、Counterを定義するVHDLコードが表示されます。

ライブラリieee; ieee.std_logic_1164.allを使用します。 ieee.std_logic_arith.allを使用します。 -------------------------------------------------- --ENTITYカウンターはport（clock：in std_logic; clear：in std_logic; QA、QB、QC、QD：out std_logic）; ENDカウンター; -------------------------------------------------- -カウンタのアーキテクチャ動作はシグナルPre_Qです：unsigned（3 downto 0）; BEGIN-カウンタプロセス（クロック、クリア）の動作の説明は、clear = '1'の場合に開始し、Pre_Q <= "0000"; elsif（clock = '1' and clock'event）then QA <= Pre_Q（0）; QB <= Pre_Q（1）; QC <= Pre_Q（2）; QD <= Pre_Q（3）; Pre_Q <= Pre_Q + 1; 次の場合に終了します。 最終過程; END behv; 

TINAでは、VHDLコードを変更して効果をすぐに確認できます。

行を変更する Pre_Q <= Pre_Q + 1; 上に Pre_Q <= Pre_Q + 2; そしてダイアログを閉じます。

これでAnalysis / Digital VHDLシミュレーションは次の図を生成します。