TINACloudによるデジタルVHDLシミュレーション

VHDL(VHSIC(超高速集積回路)ハードウェア記述言語)は、製造の前にそれらのチップおよびシステムを記述しそしてシミュレーションするために電子設計者によって使用されるIEEE標準ハードウェア記述言語である。

TINACloudは今強力なデジタルVHDLシミュレーションエンジンを含んでいます。 TINACloudのどのデジタル回路も自動的にVHDLコードに変換され、VHDLデザインとして解析されます。 さらに、VHDLで利用可能なハードウェアの広い範囲を分析し、VHDLであなた自身のデジタルコンポーネントとハードウェアを定義することができます。 VHDLの大きな利点は、IEEE規格であるだけでなく、FPGAやCPLDなどのプログラマブルロジックデバイスでも自動的に実現できることです。

Analysis / OptionsメニューでGenerate synthesisizable codeチェックボックスが設定されている場合、TINACloudは対応するUCFファイルとともに合成可能なVHDLコードを生成できます。 作成したVHDおよびUCFファイルは、T&Mメニューの[Create VHD&UCF File]コマンドで保存できます。 これらのファイルをザイリンクスの無料ユーティリティWebpackで読み、デザインのインプリメンテーションを記述したビットストリームファイルを生成してからザイリンクスFPGAチップにアップロードすることができます。

例:次の回路は、VHDLで定義されているカウンタです。

画像をクリックしてTINACloudでシミュレーションをオンラインで実行します。

Analysis / Digital VHDLシミュレーションを実行すると、次の図が得られます。

デジタルVHDLシミュレーション、画像3

「Counter」ブロックをクリックしてHDL行の…ボタンを押すと、カウンタを定義するVHDLコードが表示されます。

ライブラリieee; ieee.std_logic_1164.allを使用してください。 ieee.std_logic_arith.allを使用してください。 -------------------------------------------------- -  ENTITYカウンタはポートです(クロック:in std_logic、クリア:in std_logic、QA、QB、QC、QD:out std_logic)。 ENDカウンター -------------------------------------------------- - カウンタのアーキテクチャbehvは信号Pre_Qである:符号なし(3下位0)。 BEGIN  - カウンタプロセスの動作記述(clock、clear)は、clear = '1'の場合に始まり、その後Pre_Q <= "0000"; elsif(clock = '1'とclock'event)、QA <= Pre_Q(0); QB <= Pre_Q(1); QC <= Pre_Q(2); QD <= Pre_Q(3); Pre_Q <= Pre_Q + 1。 もしも 最終過程; END BEHV; 

TINAでは、VHDLコードを変更して効果をすぐに確認できます。

行を変更する Pre_Q <= Pre_Q + 1; 上に Pre_Q <= Pre_Q + 2; そしてダイアログを閉じます。

これでAnalysis / Digital VHDLシミュレーションは次の図を生成します。

デジタルVHDLシミュレーション、画像4