10 FETアンプ設計

FETアンプ設計

ここでは、この章で前述したFETアンプ解析からFETアンプの設計への拡張について説明します。 設計問題で未知数を定義し、次にこれらの未知数を解くための方程式を作成します。 ほとんどのエレクトロニクス設計と同様に、方程式の数は未知数の数より少なくなります。 追加の制約は、特定の全体的な目的を満たすために設定されます(例、最小コスト、パラメータ変更によるパフォーマンスの変動の減少)。

10.1ザCSアンプ

このセクションでは、CSアンプの設計手順について説明します。 JFETとデプレッションMOSFETアンプの設計を組織的な手順にまとめます。 これはに見えるかもしれませんが

設計を非常に日常的なプロセスに減らします。その後、いくつかのバリエーションが必要になる可能性があるため、各ステップの起源を理解していることを確信する必要があります。 CSアンプを設計するために行うのが、提示する手順に無意識に「プラグイン」することだけである場合、この議論の要点をすべて見逃していることになります。 エンジニアとして、あなたは次のようなことをしようとしています ルーチン。 理論を体系的なアプローチにまとめることが、あなたがやることです。 あなたは他の人があなたのためにすでに行ったアプローチを単に適用することはありません。

アンプは、必要な仕様がトランジスタの範囲内にあることを前提として、ゲイン要件を満たすように設計されています。 通常、供給電圧、負荷抵抗、電圧利得、入力抵抗(または電流利得)が指定されます。 設計者の仕事は、抵抗値を選択することです R1, R2, RD, RS。 手順のステップに従うときは、図40を参照してください。 この手順では、デバイスが選択され、その特性がわかっていることを前提としています。

図40 JFET CSアンプ

まず、FETの特性曲線の飽和領域でQ点を選択します。 例として図40(b)の曲線を参照してください。 これは VDSQ, VGSQ, IDQ.

出力ループ内の2つの抵抗を解きます。 RS および RD。 未知数が2つあるので、2つの独立した方程式が必要です。 私達は書くことから始めます dc ドレイン - ソースループの周りのKVL方程式

 (58)

2つの抵抗の合計を求めると、次のようになります。

 (59)

 (60)

抵抗、 RD, この方程式で唯一の未知数です。 解決のために RD 1つの負と1つの正の2つの解を持つ2次方程式になります。 肯定的な解決策が RD > K1したがって、否定的な意味があります RS新しいQ点を選択する必要があります(つまり、デザインを再起動します)。 正の解が得られたら RD < K1続行できます。

さてその RD 知られている、我々は解決する RS 式(59)を使って、ドレイン - ソース間のループ式。

 (61)

RD および RS 知っている、私たちは見つけるだけでいい R1 および R2.

まず、ゲート - ソースループのKVL方程式を書き直すことから始めます。

 (62)

電圧、 VGSとは逆の極性です VDD。 したがって用語 IDQRS よりも大きくなければなりません VGSQ 大きさで。 さもないと、 VGG とは逆の極性になります VDDこれは式(XNUMX)によれば不可能である。

私達は今解決します R1 および R2 と仮定して VGG 見つかった 同極性 as VDD。 これらの抵抗値は、 RG 電流利得の式または入力抵抗から 我々は解決する R1 および R2.

 (63)

式(62)が次のようになるとしましょう。 VGG それは持っています 異極性 of VDD。 解くことは不可能です R1 および R2。 続行する実用的な方法はさせることです VGG = 0 V.したがって、   。 から VGG 式(62)によって指定されます。 RS 今修正する必要があります。

図41 - CSアンプ

図41では、コンデンサの一部をバイパスするためにコンデンサが使用されています。 RS、私達はの新しい価値を開発します RS 次のように:

 (64)

の値 RNDC is RS1 + RS2 そしての価値 R is RS1.

これで新しいものができました RNDC設計の初期段階をいくつか繰り返す必要があります。 もう一度決めます RD ドレイン - ソース間ループにKVLを使用します。

 (65)

設計問題は両方を計算することの1つになります RS1 および RS2 ただ1つのソース抵抗を見つける代わりに。

の新しい値で RD of K1 – rNDCで、式(60)の電圧利得式に行きます。 R これに使用 ac よりもむしろ方程式 RS。 次の追加手順を設計手順に追加する必要があります。

我々は気づく R (これは RS1)電圧利得の式から

 (66)

R この方程式で唯一の未知数です。 これを解決すると、

 (67)

今それを仮定する R 正であることが判明したが、 RNDC。 これは望ましい条件です。

 (68)

それから私達の設計は完全ですそして

  (69)

仮定 R ポジティブだが 大きい より RNDC。 選択された電圧利得とQポイントでアンプを設計することはできません。 新しいQ点を選択する必要があります。 電圧利得が高すぎると、どのQポイントでも設計に影響を与えることができない可能性があります。 異なるトランジスタが必要とされるか、または2つの別々の段の使用が必要とされるかもしれない。

10.2 CDアンプ

CD JFETアンプの設計手順を紹介します。 次の量が規定されています:電流利得、負荷抵抗、 VDD。 電流ゲインの代わりに入力抵抗を指定することもできます。 次の手順を検討するときは、図39の回路を参照してください。 繰り返しになりますが、理論を一連のステップに縮小するプロセスは、実際のステップではなく、この議論の重要な部分であることを思い出してください。

まず、図20(「第3章:接合型電界効果トランジスタ(JFET)」)を使用して、FET特性曲線の中心にあるQポイントを選択します。 このステップは決定します VDSQ, VGSQ, IDQ および gm.

次のように書くことで、ソースに接続されている抵抗を求めることができます。 dc ドレイン - ソースループ周りのKVL方程式

 (70)

そこから我々は見つける dc の値 RS,

 (71)

我々は次に見つける ac 抵抗値 Rは、整理された電流利得方程式から、式(XNUMX)となる。

 (72)

コラボレー RG = Rin. 入力抵抗が指定されていない場合は、 R = RNDC 式(72)から入力抵抗を計算します。 入力抵抗が十分に高くない場合は、Q点の位置を変更する必要があるかもしれません。

If Rin 指定されている、それは計算する必要がある R 式(XNUMX)から。 そのような場合、 R 異なる RNDCなので、我々は RS コンデンサで。

今度は入力バイアス回路に注目します。 決定する VGG 式を使って、

 (73)

ソースフォロアFETアンプでは位相反転は発生しません。 VGG 通常、電源電圧と同じ極性です。

さてその VGG 知られている、我々はの値を決定する R1 および R2 Thevenin相当のバイアス回路から

 (74)

通常、SFには、JFETゲートに必要な負電圧を相殺するのに必要な逆極性電圧を発生させるのに十分なドレイン電流があります。 したがって、通常の分圧バイアスを使用することができる。

図44 - RSの一部をバイパスしたCDアンプ

ここで、入力抵抗を指定する問題に戻ります。 我々はその部分を仮定することができます RS は、図44のようにバイパスされます。 R および RNDC。 解くために式(71)を使います。 RNDC。 次に、みましょう RG の指定値と等しい Rinそして、方程式(72)を使って、 R.

Status R 上記で計算された RNDC、設計は迂回することによって達成される RS2 コンデンサで。 覚えている R = RS1 および RNDC = RS1 + RS2。 一方で、 R より大きい RNDCQ点は別の場所に移動する必要があります。 小さい方を選択 VDS そのため、電圧が上昇します。 RS1 + RS2、その行う RNDC 大きいです。 もし VDS 作るのに十分に減らすことはできません RNDC より大きい Rの場合、アンプは所定の電流ゲインで設計できません。 Rin、そしてFETのタイプ。 これら3つの仕様のうちの1つを変更するか、2番目のアンプ段を使用して必要な利得を得る必要があります。

10.3 SFブートストラップアンプ

我々は今、として知られているCDアンプのバリエーションを調べます SF(またはCD)ブートストラップFETアンプ。 この回路は、SFと呼ばれる特殊なケースです。 ブートストラップ回路 図45に示されています。

ここでは、バイアスはソース抵抗の一部にのみ発生します。 これにより、ソース抵抗の一部に渡ってコンデンサをバイパスする必要性が減少し、したがって、通常達成できるよりもはるかに大きな入力抵抗が達成される。 この設計により、高い値のゲート抵抗を使用せずにFETの高インピーダンス特性を利用することができます。 RG.

図46の等価回路は回路動作を評価するために使用されます

ブートストラップソースフォロワー

図45 - ブートストラップソースフォロワー

我々はそれを仮定 iin の電流を近似するのに十分小さい RS2 as i1。 出力電圧は次のようになります。

 (75)

コラボレー

 (76)

についての仮定 iin は無効であり、式に置き換えられます

 (77)

入力でのKVL方程式は次のようになります。 vin 次のように:

 (78)

現在、 i1は、分圧器の関係から求められます。

 (79)

式(79)と(78)を組み合わせると、

 (80)

の2番目の方程式 vin ループスルーの周りに開発されます RG および RS2 以下のとおりです。

 (81)

排除する vin 式(80)を式(81)と等しく設定し、 iin 入手

 (82)

入力抵抗 Rin = vin/iinは、式(XNUMX)を式(XNUMX)で割ることによって得られる。

 (83)

RG この方程式で唯一の未知数である、それで私達は得るために解くことができる、

 (84)

現在のゲインは

 (85)

これで、先に導き出された方程式を次の観測とともに使用できます。 RS RS2 = RS1 現在の利得を解決するために。

 (86)

電圧ゲインは

 (87)

式(84)の分母は分子より大きいので、次のようになります。 RG <(RinRS2) これは、大きさの次数を同じにしなくても大きな入力抵抗を達成できることを証明しています。 RG.