ციფრული VHDL სიმულაცია TINACloud- თან

VHDL (VHSIC (ძალიან მაღალი სიჩქარე ინტეგრირებული სქემები) აპარატურა აღწერა ენა) არის IEEE- სტანდარტის ტექნიკური აღწერის ენა, რომელიც გამოიყენება ელექტრონული დიზაინერების მიერ მათი ჩიპებისა და სისტემების აღსაწერად და სიმულაციისთვის, ფაბრიკაციის წინ.

TINACloud ახლა მოიცავს ძლიერი ციფრული VHDL სიმულაციური ძრავა. ნებისმიერი ციფრული ჩართვა TINACloud- ში ავტომატურად შეიძლება გარდაქმნას VHDL კოდი და გაანალიზებული VHDL- ის დიზაინად. გარდა ამისა, შეგიძლიათ გაანალიზოთ VHDL- ში არსებული აპარატურის ფართო სპექტრი და განსაზღვროთ თქვენი ციფრული კომპონენტები და აპარატურა VHDL- ში. VHDL- ის დიდი უპირატესობა არ არის მხოლოდ IEEE სტანდარტი, არამედ ის, რომ ავტომატურად შეიძლება განხორციელდეს პროგრამირებადი ლოგიკური მოწყობილობებით, როგორიცაა FPGAs და CPLDs.

TINACloud შეიძლება გენერირება synthesizable VHDL კოდი ერთად UCF ფაილი, თუ გენერირება synthesizable კოდი გამშვები არის მითითებული ანალიზი / პარამეტრები მენიუ. თქვენ შეგიძლიათ შეინახოთ შექმნილი VHD და UCF ფაილები "შექმენით VHD და UCF ფაილი" ბრძანება T & M მენიუში. თქვენ შეგიძლიათ წაიკითხოთ ეს ფაილები Xilinx- ის უფასო კომუნალური ვებპაკეტით, შექმენით ცოტა ნაკადი, რომელიც აღწერს დიზაინის იმპლემენტაციას და ატვირთეთ Xilinx FPGA ჩიპებში.

მაგალითი: შემდეგი წრიული არის VHDL- ში განსაზღვრული მრიცხველი.

აწარმოეთ სიმულაციური ონლაინ რეჟიმში TINACloud სურათის დაჭერით

Running ანალიზი / ციფრული VHDL სიმულაციური, იძლევა შემდეგ დიაგრამა:

ციფრული VHDL სიმულაცია, სურათი 3

თუ თქვენ დააჭირეთ ღილაკს "Counter" და HDL ხაზის დააჭირეთ ღილაკს ... თქვენ ხედავთ VHDL კოდი განსაზღვრის Counter

ბიბლიოთეკა ieee; გამოიყენეთ ieee.std_logic_1164.all; გამოიყენეთ ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY Counter არის პორტი (საათი: std_logic; ნათელი: in std_logic; QA, QB, QC, QD: out std_logic); END Counter; -------------------------------------------------- - არქიტექტურის ქცევის კონცეფცია არის სიგნალი Pre_Q: ხელმოწერილი (3 downto 0); BEGIN - კონტრპროდუქციის ქცევის აღწერა (საათი, ნათელი) იწყება თუ მკაფიო = '1' მაშინ Pre_Q <= "0000"; ელიფში (clock = '1' და clock'event) შემდეგ QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; დაასრულე თუ; დასრულების პროცესი; END სახელი; 

TINA- ში შეგიძლიათ შეცვალოთ VHDL კოდი და დაუყოვნებლივ იხილოთ ეფექტი.

ხაზის შეცვლა Pre_Q <= Pre_Q + 1; ზემოთ Pre_Q <= Pre_Q + 2; და დახურეთ დიალოგი.

ახლა ანალიზი / ციფრული VHDL სიმულაციური სარგებლობს შემდეგი დიაგრამა:

ციფრული VHDL სიმულაცია, სურათი 4