ციფრული VHDL სიმულაცია TINACloud- თან

VHDL (VHSIC (ძალიან მაღალი სიჩქარე ინტეგრირებული სქემები) აპარატურა აღწერა ენა) არის IEEE- სტანდარტის ტექნიკური აღწერის ენა, რომელიც გამოიყენება ელექტრონული დიზაინერების მიერ მათი ჩიპებისა და სისტემების აღსაწერად და სიმულაციისთვის, ფაბრიკაციის წინ.

TINACloud ახლა შედის მძლავრი ციფრული VHDL სიმულაციური ძრავით. TINACloud– ში ნებისმიერი ციფრული ჩართვა შეიძლება ავტომატურად გადაიზარდოს VHDL კოდი და გაანალიზდეს როგორც VHDL დიზაინის მიხედვით. გარდა ამისა, შეგიძლიათ გააანალიზოთ VHDL- ში არსებული ტექნიკის ფართო სპექტრი და განსაზღვროთ თქვენი საკუთარი ციფრული კომპონენტები და აპარატურა VHDL- ში. VHDL- ს დიდი უპირატესობა არა მხოლოდ ის არის, რომ ეს არის IEEE სტანდარტი, არამედ ის, რაც ავტომატურად შეიძლება განხორციელდეს პროგრამირებადი ლოგიკის მოწყობილობებში, როგორიცაა FPGAs და CPLD.

TINACloud– ს შეუძლია სინთეზირებადი VHDL კოდის გენერირება შესაბამის UCF ფაილთან ერთად, თუ სინთეზირებადი კოდის გენერაციის ველი მითითებულია ანალიზის / პარამეტრების მენიუში. თქვენ შეგიძლიათ შეინახოთ შექმნილი VHD და UCF ფაილები T&M მენიუში ბრძანებით "შექმნა VHD და UCF ფაილი". შეგიძლიათ წაიკითხოთ ეს ფაილები Xilinx– ის უფასო პროგრამირებული ვებ – პაკით, შექმნათ ბიტი – სტრიმის ფაილი, რომელიც აღწერს დიზაინის განხორციელებას და შემდეგ ატვირთეთ Xilinx FPGA ჩიპებზე.

მაგალითი: შემდეგი წრიული არის VHDL- ში განსაზღვრული მრიცხველი.

აწარმოეთ სიმულაციური ონლაინ რეჟიმში TINACloud სურათის დაჭერით

Running ანალიზი / ციფრული VHDL სიმულაციური, იძლევა შემდეგ დიაგრამა:

თუ დააჭირეთ ღილაკს "მრიცხველი" და HDL ხაზში დააჭირეთ… ღილაკს, ხედავთ VHDL კოდს, რომელიც განსაზღვრავს მრიცხველ

ბიბლიოთეკა ანუ; გამოიყენეთ ieee.std_logic_1164.all; გამოიყენეთ ieee.std_logic_arith.all; ------------------------------------------------------ - ENTITY მრიცხველი არის პორტი (საათი: std_logic- ში; წმინდა: std_logic- ში; QA, QB, QC, QD: out std_logic); დასრულების მრიცხველი; ------------------------------------------------------ - მრიცხველის არქიტექტურა არის სიგნალი Pre_Q: ხელმოუწერელი (3 ქვემოთ 0); BEGIN - მრიცხველის პროცესის ქცევითი აღწერილობა (საათი, მკაფიო) იწყება, თუ წმინდა = '1' შემდეგ Pre_Q <= "0000"; elsif (საათი = '1' და საათი 'შემდეგ) შემდეგ QA <= Pre_Q (0); QB <= Pre_Q (1); QC = = Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; დაასრულე თუ; დასრულების პროცესი; დასრულება behv;

TINA- ში შეგიძლიათ შეცვალოთ VHDL კოდი და დაუყოვნებლივ იხილოთ ეფექტი.

ხაზის შეცვლა Pre_Q <= Pre_Q + 1; ზემოთ Pre_Q <= Pre_Q + 2; და დახურეთ დიალოგი.