VHDL სიმულაცია TINA- ში შედის ყველა ვერსიაში

VHDL სიმულაცია TINA- ში შედის ყველა ვერსიაში

VHDL (VHSIC (ძალიან მაღალი სიჩქარე ინტეგრირებული სქემები) აპარატურა აღწერა ენა) არის IEEE- სტანდარტის ტექნიკური აღწერის ენა, რომელიც გამოიყენება ელექტრონული დიზაინერების მიერ მათი ჩიპებისა და სისტემების აღსაწერად და სიმულაციისთვის, ფაბრიკაციის წინ.

TINA ვერსიები 7 და მეტი ახლა მოიცავს ძლიერი ციფრული VHDL სიმულაციური ძრავა. ნებისმიერი ციფრული ჩართვა TINA- ს შეუძლია ავტომატურად მოაქცია VHDL კოდი და გაანალიზდეს VHDL- ის დიზაინად. გარდა ამისა, შეგიძლიათ გაანალიზოთ VHDL- ში არსებული აპარატურის ფართო სპექტრი და განსაზღვროთ თქვენი ციფრული კომპონენტები და აპარატურა VHDL- ში. VHDL- ის დიდი უპირატესობა არ არის მხოლოდ IEEE სტანდარტი, არამედ ის, რომ ავტომატურად შეიძლება განხორციელდეს პროგრამირებადი ლოგიკური მოწყობილობებით, როგორიცაა FPGAs და CPLDs.

TINA შეიძლება გენერირება synthesizable VHDL კოდი ერთად შესაბამისი UCF ფაილი თუ გენერირება სინთეზირებული კოდი შემოწმება არის მითითებული ანალიზი / პარამეტრები მენიუ. თქვენ შეგიძლიათ შეინახოთ შექმნილი VHD და UCF ფაილები "შექმენით VHD და UCF ფაილი" ბრძანება T & M მენიუში. თქვენ შეგიძლიათ წაიკითხოთ ეს ფაილები Xilinx- ის უფასო კომუნალური ვებპაკეტით, შექმენით ცოტა ნაკადი, რომელიც აღწერს დიზაინის იმპლემენტაციას და ატვირთეთ Xilinx FPGA ჩიპებში.

მაგალითი: შემდეგი წრიული არის VHDL- ში განსაზღვრული მრიცხველი.
ციფრული VHDL სიმულაცია, სურათი 1
Running ანალიზი / ციფრული VHDL სიმულაციური, იძლევა შემდეგ დიაგრამა:
VHDL სიმულაცია, სურათი 2
თუ თქვენ ორჯერ დააწკაპუნეთ CINA ბლოკში TINA და დააჭირეთ Enter მაკრო ღილაკს შეგიძლიათ იხილოთ VHDL კოდი განსაზღვრის Counter:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

TINA- ში შეგიძლიათ შეცვალოთ VHDL კოდი და დაუყოვნებლივ იხილოთ ეფექტი.

ხაზის შეცვლა Pre_Q <= Pre_Q + 1; ზემოთ Pre_Q <= Pre_Q + 2; და დახურეთ დიალოგი.

ახლა ანალიზი / ციფრული VHDL სიმულაციური სარგებლობს შემდეგი დიაგრამა

ასევე შეგიძლიათ შეისწავლოთ ამ წრედ TINA- ს ინტერაქტიული რეჟიმი.