TINACloud көмегімен сандық VHDL модельдеу

VHDL (VHSIC (Өте жоғары жылдамдықты интегралды схемалар) аппараттық құралдардың сипаттамасы тілі) - өндірістен бұрын микросхемалар мен жүйелерді сипаттау және имитациялау үшін электрондық конструкторлар пайдаланатын IEEE стандартты аппараттық сипаттама тілі.

TINACloud қазір қуатты сандық VHDL модельдеу қозғалтқышын қамтиды. TINACloud кез-келген сандық схема автоматты түрде VHDL кодын түрлендіруге және VHDL дизайны ретінде талдауға болады. Сонымен қатар, сіз VHDL-де қол жетімді жабдықтардың кең спектрін талдай аласыз және VHDL-де өзіңіздің сандық компоненттеріңіз бен аппараттық құралдарыңызды анықтай аласыз. VHDL-дің үлкен артықшылығы - бұл IEEE стандарты ғана емес, сонымен қатар FPGA және CPLD сияқты бағдарламаланатын логикалық құрылғыларда автоматты түрде жүзеге асырылуы мүмкін.

TINACloud синтезделетін VHDL кодын сәйкес UCF файлымен бірге жасай алады, егер синтезделетін кодты құру құсбелгісі Талдау / Опциялар мәзірінде орнатылған болса. Құрылған VHD және UCF файлдарын T&M мәзіріндегі «VHD & UCF файлын құру» командасының көмегімен сақтауға болады. Сіз бұл файлдарды Xilinx-тің тегін Webpack утилитасымен оқып, дизайнның орындалуын сипаттайтын биттік ағынды файлды құрып, оны Xilinx FPGA чиптеріне жүктей аласыз.

Мысал: Келесі тізбек - VHDL-де анықталған есептегіш.

Суретті нұқу арқылы TINACloud көмегімен онлайн режимінде модельдеуді іске қосыңыз

Талдау / Digital VHDL модельдеуді іске қосу келесі диаграмманы береді:

Егер сіз «Есептегіш» блогын басып, HDL жолында… батырмасын бассаңыз, есептегішті анықтайтын VHDL кодын көре аласыз.

кітапхана ieee; ieee.std_logic_1164.all пайдалану; ieee.std_logic_arith.all пайдалану; -------------------------------------------------- - ENTITY санауышы порт (сағат: std_logic; түсінікті: std_logic; QA, QB, QC, QD: out std_logic); END санауышы; -------------------------------------------------- - есептегіштің ARCHITECTURE мінез-құлқы - Pre_Q сигналы: қол қойылмаған (3-ге дейін 0); BEGIN - санауыш процесінің мінез-құлық сипаттамасы (сағат, анық) басталады, егер түсінікті = '1' болса, онда Pre_Q <= «0000»; elsif (сағат = '1' және сағат оқиғасы), содан кейін QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; егер; аяқталу процесі; END behv;

TINA-де сіз VHDL кодын өзгерте аласыз және нәтижені дереу көре аласыз.

Жолды өзгертіңіз Pre_Q <= Pre_Q + 1; жоғарыдан Pre_Q <= Pre_Q + 2; диалогты жабыңыз.