TINACloud көмегімен сандық VHDL модельдеу

VHDL (VHSIC (Өте жоғары жылдамдықты интегралды схемалар) аппараттық құралдардың сипаттамасы тілі) - өндірістен бұрын микросхемалар мен жүйелерді сипаттау және имитациялау үшін электрондық конструкторлар пайдаланатын IEEE стандартты аппараттық сипаттама тілі.

TINACloud енді қуатты сандық VHDL модельдеу қозғалтқышын қамтиды. TINACloud ішіндегі кез келген цифрлық схема VHDL кодын автоматты түрде түрлендіреді және VHDL дизайны ретінде талданады. Сонымен қатар, сіз VHDL-де қолжетімді жабдықтардың кең спектрін талдай аласыз және VHDL-де өзіңіздің цифрлы құрамдас бөліктеріңізді және жабдықтарды анықтаңыз. VHDL-дің үлкен артықшылығы - бұл IEEE стандартының ғана емес, сонымен қатар FPGA және CPLD сияқты бағдарламаланатын логикалық құрылғыларда автоматты түрде іске асырылуы мүмкін.

Талдау / Параметрлер мәзірінде синтезделген кодты жасау құсбелгісі орнатылған болса, TINACloud синтезделген VHDL кодын тиісті UCF файлымен бірге жасай алады. T & M мәзірінде құрылған VHD және UCF файлдарын «VHD & UCF ​​файлын жасау» пәрменімен сақтауға болады. Сіз бұл файлдарды Xilinx тегін утилитасының Webpack көмегімен оқып, дизайнды іске асыруды сипаттайтын бит-ағын файлы жасай аласыз және оны Xilinx FPGA чиптеріне қотарып аласыз.

Мысал: Келесі тізбек - VHDL-де анықталған есептегіш.

Суретті нұқу арқылы TINACloud көмегімен онлайн режимінде модельдеуді іске қосыңыз

Талдау / Digital VHDL модельдеуді іске қосу келесі диаграмманы береді:

Сандық VHDL модельдеуі, сурет 3

Егер сіз «Сounter» блогын және HDL жолында бассаңыз, ... түймесін басып, Counter-ті анықтайтын VHDL кодын көресіз.

кітапхана ieee; ieee.std_logic_1164.all пайдалану; ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY контроллері порт (clock: in std_logic; clear: std_logic; QA, QB, QC, QD: out std_logic); END санауышы; -------------------------------------------------- - ARCHITECTURE функциясы санауыш - Pre_Q сигналы: белгісіз (3 төменге 0); BEGIN - қарсы үдерістің мінез-құлық сипаттамасы (сағат, таза) егер clear = '1', ал Pre_Q <= «0000» болса, басталады; elsif (clock = '1' және clock'event), содан кейін QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; end if; аяқталу үдерісі; END әрекеті; 

TINA-де сіз VHDL кодын өзгерте аласыз және нәтижені дереу көре аласыз.

Жолды өзгертіңіз Pre_Q <= Pre_Q + 1; жоғарыдан Pre_Q <= Pre_Q + 2; диалогты жабыңыз.

Енді талдау / сандық VHDL модельдеу келесі диаграмманы береді:

Digital vhdl модельдеуі, 4 кескіні