TINA ішіндегі VHDL Simulation барлық нұсқаларға кіреді

TINA негізгі бетіне және жалпы ақпаратқа өту

VHDL (VHSIC (Өте жоғары жылдамдықты интегралды схемалар) аппараттық құралдардың сипаттамасы тілі) - өндірістен бұрын микросхемалар мен жүйелерді сипаттау және имитациялау үшін электрондық конструкторлар пайдаланатын IEEE стандартты аппараттық сипаттама тілі.

7 және одан жоғары TINA нұсқалары енді күшті сандық VHDL модельдеу қозғалтқышын қамтиды. TINA ішіндегі кез келген цифрлық схема VHDL кодын автоматты түрде түрлендіреді және VHDL дизайны ретінде талданады. Сонымен қатар, сіз VHDL-де қолжетімді жабдықтардың кең спектрін талдай аласыз және VHDL-де өзіңіздің цифрлы құрамдас бөліктеріңізді және жабдықтарды анықтаңыз. VHDL-дің үлкен артықшылығы - бұл IEEE стандартының ғана емес, сонымен қатар FPGA және CPLD сияқты бағдарламаланатын логикалық құрылғыларда автоматты түрде іске асырылуы мүмкін.

TINA синтезделетін VHDL кодын сәйкес UCF файлымен бірге жасай алады, егер синтезделетін кодты құру құсбелгісі Талдау / Опциялар мәзірінде орнатылған болса. Құрылған VHD және UCF файлдарын T&M мәзіріндегі «VHD & UCF файлын құру» командасының көмегімен сақтауға болады. Сіз бұл файлдарды Xilinx-тің тегін Webpack утилитасымен оқып, дизайнның орындалуын сипаттайтын биттік ағынды файлды құрып, оны Xilinx FPGA чиптеріне жүктей аласыз.

Мысал: Келесі тізбек - VHDL-де анықталған есептегіш.

Талдау / Digital VHDL модельдеуді іске қосу келесі диаграмманы береді:

Егер сіз TINA ішіндегі Counter блогын екі рет бассаңыз және Enter Macro түймешігін бассаңыз, Counter-ды анықтайтын VHDL кодын көресіз:

library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN
— behavioral description of the counter
   process(clock, clear) begin
     if clear = ‘1’ then
       Pre_Q <= “0000”;
     elsif (clock=’1′ and clock ‘event) then
       QA <= Pre_Q(0);
       QB <= Pre_Q(1);
       QC <= Pre_Q(2);
       QD <= Pre_Q(3);
       Pre_Q <= Pre_Q + 1;
     end if;
   end process;
END behv;