디지털 Verilog 전자 회로 시뮬레이션

디지털 Verilog 전자 회로 시뮬레이션

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TINA에는 강력한 디지털 Verilog 시뮬레이션 엔진이 포함되어 있습니다. VHDL에 비해 Verilog의 장점은 배우고 이해하기 쉽지만 VHDL에는 더 많은 기능이 있다는 것입니다.

TINA는 Verilog 모델과 기타 디지털 컴포넌트를 합성 가능한 VHDL 코드로 변환 할 수 있으며, 자일링스의 Webpack 소프트웨어를 사용하여 설계 구현을 설명하는 비트 스트림 파일을 생성 한 다음 자일링스 FPGA 칩에 업로드 할 수있다.

다음 회로는 VHDL과 Verilog를 사용하는 동일한 전체 덧셈기 회로를 비교합니다.
디지털 Verilog 시뮬레이션, 이미지 1

스키 매틱 부분은 동일하며 매크로의 코드 만 다릅니다.

VHDL 또는 Verilog 매크로를 두 번 클릭하고 Enter Macro를 눌러 전체 세부 정보를보고 원하는 경우 코드를 편집 할 수 있습니다.

필수적인 부분은 매우 비슷합니다.

VerilogVHDL
assign S = A ^ BS <= (A xor B)
assign C = A & BC <= (A and B)
분석 메뉴에서 디지털 타이밍 분석을 실행하는 경우. 다음 다이어그램이 나타납니다.

두 모델의 출력 신호가 정확히 동일하다는 것을 알 수 있습니다.