TINACloud를 사용한 디지털 VHDL 시뮬레이션

VHDL (VHSIC (초고속 집적 회로) 하드웨어 설명 언어)은 전자 설계자가 제조 전에 칩 및 시스템을 기술하고 시뮬레이션하기 위해 사용하는 IEEE 표준 하드웨어 설명 언어입니다.

TINACloud에는 이제 강력한 디지털 VHDL 시뮬레이션 엔진이 포함되어 있습니다. TINACloud의 모든 디지털 회로는 자동으로 VHDL 코드로 변환되어 VHDL 설계로 분석될 수 있습니다. 또한 VHDL에서 사용할 수 있는 광범위한 하드웨어를 분석하고 VHDL에서 자체 디지털 구성 요소와 하드웨어를 정의할 수 있습니다. VHDL의 가장 큰 장점은 IEEE 표준일 뿐만 아니라 FPGA, CPLD와 같은 프로그래밍 가능한 논리 장치에서 자동으로 구현될 수 있다는 것입니다.

분석/옵션 메뉴에서 합성 가능한 코드 생성 확인란이 설정된 경우 TINACloud는 해당 UCF 파일과 함께 합성 가능한 VHDL 코드를 생성할 수 있습니다. T&M 메뉴의 "VHD & UCF 파일 생성" 명령을 사용하여 생성된 VHD 및 UCF 파일을 저장할 수 있습니다. Xilinx의 무료 유틸리티 Webpack을 사용하여 이러한 파일을 읽고, 설계 구현을 설명하는 비트스트림 파일을 생성한 다음 이를 Xilinx FPGA 칩에 업로드할 수 있습니다.

예 : 다음 회로는 VHDL에 정의 된 카운터입니다.

그림을 클릭하여 TINACloud로 시뮬레이션을 온라인으로 실행하십시오.

Analysis / Digital VHDL 시뮬레이션 실행은 다음 다이어그램을 제공합니다.

"Counter" 블록을 클릭하고 HDL 라인에서 ... 버튼을 누르면 카운터를 정의하는 VHDL 코드를 볼 수 있습니다.

도서관 ieee; ieee.std_logic_1164.all 사용; ieee.std_logic_arith.all을 사용하십시오. -------------------------------------------------- -ENTITY 카운터는 port (clock : in std_logic; clear : in std_logic; QA, QB, QC, QD : out std_logic); END 카운터; -------------------------------------------------- -카운터의 아키텍처 behv는 신호 Pre_Q : unsigned (3 downto 0); BEGIN-카운터 프로세스의 동작 설명 (시계, 지우기) clear = '1'이면 시작 then Pre_Q <= "0000"; elsif (clock = '1'및 clock'event) then QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; end if; 프로세스 종료; END behv;

TINA에서 VHDL 코드를 변경하고 즉시 효과를 볼 수 있습니다.

줄 바꾸기 Pre_Q <= Pre_Q + 1; ~까지 Pre_Q <= Pre_Q + 2; 대화 상자를 닫으십시오.