모든 버전에 포함 된 TINA의 VHDL 시뮬레이션

모든 버전에 포함 된 TINA의 VHDL 시뮬레이션

VHDL (VHSIC (초고속 집적 회로) 하드웨어 설명 언어)은 전자 설계자가 제조 전에 칩 및 시스템을 기술하고 시뮬레이션하기 위해 사용하는 IEEE 표준 하드웨어 설명 언어입니다.

TINA 버전 7 이상에는 강력한 디지털 VHDL 시뮬레이션 엔진이 포함됩니다. TINA의 모든 디지털 회로는 VHDL 코드로 자동 변환되어 VHDL 설계로 분석 될 수 있습니다. 또한 VHDL에서 사용할 수있는 다양한 하드웨어를 분석하고 VHDL에서 고유 한 디지털 구성 요소 및 하드웨어를 정의 할 수 있습니다. VHDL의 가장 큰 장점은 IEEE 표준이라는 것뿐만 아니라 FPGA 및 CPLD와 같은 프로그래머블 로직 디바이스에서 자동으로 실현 될 수 있다는 것입니다.

분석 / 옵션 메뉴에 합성 가능 코드 생성 확인란이 설정된 경우 TINA는 해당 UCF 파일과 함께 합성 가능 VHDL 코드를 생성 할 수 있습니다. T & M 메뉴의 "Create VHD & UCF ​​File"명령으로 생성 된 VHD 및 UCF 파일을 저장할 수 있습니다. 자일링스의 무료 유틸리티 인 Webpack으로이 파일들을 읽고, 디자인 구현을 설명하는 비트 스트림 파일을 생성 한 다음 자일링스 FPGA 칩에 업로드 할 수있다.

예 : 다음 회로는 VHDL에 정의 된 카운터입니다.
디지털 VHDL 시뮬레이션, 이미지 1
Analysis / Digital VHDL 시뮬레이션 실행은 다음 다이어그램을 제공합니다.
VHDL 시뮬레이션, 이미지 2
TINA의 Counter 블록을 두 번 클릭하고 Enter Macro 버튼을 누르면 Counter를 정의하는 VHDL 코드를 볼 수 있습니다 :

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

TINA에서 VHDL 코드를 변경하고 즉시 효과를 볼 수 있습니다.

줄 바꾸기 Pre_Q <= Pre_Q + 1; ~까지 Pre_Q <= Pre_Q + 2; 대화 상자를 닫으십시오.

이제 분석 / 디지털 VHDL 시뮬레이션을 통해 다음 다이어그램을 얻을 수 있습니다.

TINA에서이 회로를 공부할 수도 있습니다. 대화식 모드.