10. FET 앰프 설계

FET 앰프 설계

이제이 장의 앞부분에서 설명한 FET 증폭기 분석의 확장을 FET 증폭기 설계에 대해 살펴 보겠습니다. 우리는 설계 문제에서 미지수를 정의하고이 미지수를 풀 수있는 방정식을 개발하려고 시도 할 것입니다. 대부분의 전자 설계에서와 마찬가지로, 방정식의 수는 미지수의 수보다 적습니다. 추가 제약 조건은 특정 전체 목표 (예 : 최소 비용, 매개 변수 변경으로 인한 성능 변동성 감소)를 충족시키기 위해 설정됩니다.

10.1 CS 앰프

이 섹션에서는 CS 증폭기의 설계 절차를 설명한다. JFET 및 공핍 MOSFET 증폭기 설계를 체계적인 절차로 줄여야한다. 이것이 보이는 것처럼 보일 수도 있지만

설계를 매우 일상적인 프로세스로 줄이려면 이후에 여러 변형이 필요할 수 있으므로 각 단계의 출처를 이해하고 있음을 스스로 확신해야합니다. CS 앰프를 설계하기 위해 우리가 제시하는 단계에 무심코 "연결"하는 것이 전부라면이 논의의 요점을 놓치고있는 것입니다. 엔지니어로서 당신은 지원 루틴. 조직화 된 접근 방식으로 이론을 축소하는 것은 당신이하는 일입니다. 다른 사람들이 이미 당신을 위해 한 접근 방식을 적용하지는 않을 것입니다.

증폭기는 원하는 사양이 트랜지스터 범위 내에 있다는 가정하에 이득 요구 사항을 충족하도록 설계되었습니다. 일반적으로 공급 전압, 부하 저항, 전압 이득 및 입력 저항 (또는 전류 이득)이 지정됩니다. 디자이너의 임무는 저항 값을 선택하는 것입니다. R1, R2, RDRS. 이 절차의 단계를 따르면 그림 40를 참조하십시오. 이 절차에서는 장치가 선택되었고 그 특성을 알고 있다고 가정합니다.

그림 40 JFET CS 증폭기

먼저, FET 특성 곡선의 포화 영역에서 Q- 포인트를 선택하십시오. 예제는 그림 40 (b)의 곡선을 참조하십시오. 이것은 식별한다. VDSQ, VGSQIDQ.

이제 출력 루프에서 2 개의 저항을 풀면, RSRD. 두 개의 미지수가 있으므로 두 개의 독립 방정식이 필요합니다. 우리는 dc 드레인 - 소스 루프 주변의 KVL 방정식,

 (58)

두 저항의 합을 구하면

 (59)

 (60)

저항, RD, 이 방정식에서 유일하게 알려지지 않은 것입니다. 해결을위한 RD 하나는 음수이고 다른 하나는 양수인 두 개의 해를 갖는 이차 방정식이됩니다. 긍정적 인 해결책으로 인해 RD > K1, 따라서 음수를 암시한다. RS새로운 Q- 포인트를 선택해야합니다 (즉, 디자인을 다시 시작해야합니다). 긍정적 인 해결책이 산출한다면 RD < K1계속 진행할 수 있습니다.

이제 그 RD 우리가 풀 수있는 RS 방정식 (59)을 사용하여 드레인 - 소스 루프 방정식.

 (61)

RDRS 알려진, 우리는 R1R2.

먼저 게이트 - 소스 루프에 대한 KVL 방정식을 다시 작성합니다.

 (62)

전압, VGS, 반대 극성이다. VDD. 따라서 용어 IDQRS 보다 커야합니다 VGSQ 크기가. 그렇지 않으면, VGG 반대 극성과 VDD식 (62)에 따르면 불가능합니다.

우리는 이제 R1R2 가정하면 VGG 발견 된 같은 극성 as VDD. 이 저항 값은 다음 값을 찾으면 선택됩니다. RG 전류 - 이득 방정식 또는 입력 저항으로부터. 우리가 해결할 R1R2.

 (63)

이제 방정식 (62)이 VGG 그것은 반대 극성 of VDD. 를 위해 해결할 수 없습니다 R1R2. 계속 진행하는 실제적인 방법은 VGG = 0 V이므로,   . 이후 VGG (62)에 의해 지정되고, 이전에 계산 된 값 RS 이제 수정해야합니다.

그림 41 - CS 증폭기

그림 41에서, 커패시터를 사용하여 RS, 우리는 새로운 가치를 개발합니다. RS 다음과 같이 :

 (64)

의 가치 RSdc is RS1 + RS2 가치 R is RS1.

이제 우리는 RSdc디자인에서 몇 가지 초기 단계를 반복해야합니다. 우리는 다시 한번 RD 드레인 - 소스 루프에 KVL을 사용합니다.

 (65)

디자인 문제는 이제 두 가지 모두를 계산하는 하나가됩니다. RS1RS2 하나의 소스 저항 만 찾는 대신

새로운 가치 창출 RD of K1 -RSdc, 우리는 식 (60)의 전압 이득 식을 R 이것을 위해 사용됨 ac 방정식보다는 RS. 다음과 같은 추가 단계를 설계 절차에 추가해야합니다.

우리는 찾는다 R (간단히 RS1)로부터 전압 이득 방정식

 (66)

R 이 방정식에서 유일하게 알려지지 않은 것입니다. 이 문제를 해결하기 위해

 (67)

지금 가정 해 보겠습니다. R 긍정적 인 것으로 판명되었지만 RSdc. 이것은 바람직한 조건이다.

 (68)

그렇다면 우리의 디자인은 완벽합니다.

  (69)

한다고 가정 R 긍정이지만 보다 RSdc. 앰프는 전압 게인과 Q- 포인트를 선택하여 설계 할 수 없습니다. 새로운 Q- 포인트를 선택해야합니다. 전압 이득이 너무 높으면 어떤 Q- 포인트로도 설계를 수행하지 못할 수도 있습니다. 다른 트랜지스터가 필요할 수도 있고 두 개의 별도 스테이지를 사용해야 할 수도 있습니다.

10.2 CD 앰프

이제 CD JFET 증폭기의 설계 절차를 제시한다. 다음과 같은 양이 지정됩니다 : 전류 이득, 부하 저항 및 VDD. 전류 이득 대신 입력 저항을 지정할 수 있습니다. 다음 절차를 공부하면서 그림 39의 회로를 참조하십시오. 다시 한 번, 이론을 일련의 단계로 축소하는 과정이 실제 단계가 아니라이 토론의 중요한 부분임을 상기시킵니다.

먼저 그림 20의 도움으로 FET 특성 곡선의 중앙에있는 Q- 포인트를 선택합니다 (“3 장 : JFET (Junction Field Effect Transistor)”). 이 단계는 VDSQ, VGSQ, IDQgm.

우리는 소스에 연결된 저항을 dc 드레인 - 소스 루프 주변의 KVL 방정식.

 (70)

거기에서 우리는 dc 의 가치 RS,

 (71)

우리는 다음을 찾는다. ac 저항 값, R, 재배 류 된 전류 이득 방정식, 방정식 (55).

 (72)

어디에 RG = Rin. 입력 저항이 지정되지 않은 경우 R = RSdc 방정식 (72)으로부터 입력 저항을 계산하십시오. 입력 저항이 충분히 높지 않으면 Q 포인트 위치를 변경해야 할 수 있습니다.

If Rin 가 지정되면, R 방정식 (72)으로부터. 그런 경우는, R ~과 다르다. RSdc, 그래서 우리는 RS 커패시터와 함께.

이제 입력 바이어스 회로를 살펴 보겠습니다. 우리는 VGG 방정식을 사용하여,

 (73)

소스 팔로워 FET 증폭기에서 위상 반전이 발생하지 않으며 VGG 일반적으로 전원 전압과 동일한 극성입니다.

이제 그 VGG 알려진 바와 같이, 우리는 R1R2 Thevenin과 동등한 바이어스 회로

 (74)

일반적으로 SF에는 충분한 드레인 전류가있어 JFET 게이트에 필요한 음 전압을 오프셋하는 데 필요한 반대 극성 전압을 발생시킨다. 따라서 정상 전압 분할 바이어 싱을 사용할 수 있습니다.

그림 44 - RS의 일부가 바이 패스 된 CD 증폭기

이제 입력 저항을 지정하는 문제로 돌아갑니다. 우리는 RS 그림 44와 같이 다른 값으로 유도되는 바이 패스됩니다. RRSdc. 방정식 (71)을 사용하여 RSdc. 다음으로 RG 지정된 값과 같다. Rin, 방정식 (72)을 사용하여 R.

경우 R 위에 계산 된 값은 RSdc, 디자인은 바이 패싱 RS2 커패시터와 함께. 기억 R = RS1RSdc = RS1 + RS2. 반면에, R 보다 큼 RSdcQ- 포인트를 다른 위치로 이동해야합니다. 우리는 더 작은 것을 선택한다. VDS 증가 된 전압이 RS1 + RS2어느합니다 RSdc 더 커. 만약 VDS 충분히 줄일 수 없다. RSdc 보다 큰 R, 주어진 전류 이득으로 증폭기를 설계 할 수 없습니다. Rin, 및 FET 유형. 이 세 가지 사양 중 하나를 변경하거나 필요한 이득을 제공하기 위해 두 번째 앰프 단계를 사용해야합니다.

10.3 SF 부트 스트랩 앰프

이제는 CD 증폭기의 변형을 살펴 봅니다. SF (또는 CD) 부트 스트랩 FET 증폭기. 이 회로는 SF라고 불리는 특별한 경우입니다. 부트 스트랩 회로 그림 45에 나와 있습니다.

여기서 바이어스는 소스 저항의 일부분에만 발생합니다. 따라서 소스 저항의 일부에 커패시터 바이 패스가 필요하지 않으므로 정상적으로 달성 할 수있는 것보다 훨씬 더 큰 입력 저항을 얻을 수있다. 이 설계는 높은 게이트 저항 값을 사용하지 않고도 FET의 높은 임피던스 특성을 이용할 수있게 해 주며, RG.

그림 46의 등가 회로는 회로 동작을 평가하는 데 사용됩니다

부트 스트랩 소스 팔로워

그림 45 - 부트 스트랩 소스 팔로워

우리는 iin 전류를 근사화하기에 충분히 작음 RS2 as i1. 출력 전압은 다음과 같다.

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어디에

 (76)

가정이 iin 유효하지 않습니다. 표현식으로 대체됩니다.

 (77)

입력 항복시 KVL 방정식 vin 다음과 같이 :

 (78)

현재, i1는 전류 분배기 관계에서 발견되며,

 (79)

방정식 (79)과 방정식 (78)을 결합하면,

 (80)

에 대한 두 번째 방정식 vin 루프를 중심으로 RGRS2 다음과 같다.

 (81)

우리는 vin 식 (80)를 식 (81)와 동일하게 설정하고 iin 구하는

 (82)

입력 저항, Rin = vin/iin(81)를 식 (82)으로 나눔으로써 그 결과를 구하고,

 (83)

RG 이 방정식에서 유일하게 알려지지 않은 것이므로,

 (84)

현재 이득은

 (85)

우리는 이제 이전에 도출 된 방정식을 RS - RS2 = RS1 현재 이득을 풀기 위해

 (86)

전압 이득은

 (87)

식 (84)의 분모는 분자보다 크기 때문에, RG <(Rin-RS2). 이것은 동일한 크기의 순서를 가지지 않고 큰 입력 저항을 얻을 수 있다는 것을 증명합니다. RG.