2. 금속 산화물 반도체 FET (MOSFET)

금속 산화물 반도체 FET (MOSFET)

금속 산화물 반도체 FET (MOSFET)는 4 단자 소자이다. 터미널은 소스 (S), 게이트 (G) 과 드레인 (D). 그만큼 기판 or 몸 제 4 단자를 형성한다. MOSFET은 실리콘 이산화물 유전체를 갖는 채널로부터 절연 된 게이트 단자로 구성된다. MOSFET은 고갈 or 향상 모드. 우리는이 두 용어를 곧 정의합니다.

그림 1 - n- 채널 고갈 MOSFET

MOSFET은 때때로 SiO2로 인해 IGFET (Insulated Gate Field-Effect Transistor)라고 불린다.₂ 층은 게이트와 기판 사이의 절연체로 사용된다. 우리는 디 플리 션 모드 MOSFET으로 분석을 시작한다. BJT가 npn or PNP, MOSFET은 n채널 (NMOS) 또는 p채널 (PMOS). 그림 1는 n- 채널 고갈 MOSFET. 기판이 소스 단자에 연결되어 있습니다. 이것은 거의 항상 사실입니다.

디 플리 션 MOSFET은 물리적 드레인과 소스 사이에 삽입 된 채널. 그 결과, 전압, v_DS, 드레인과 소스 사이에인가되고, 전류, i_D, 게이트 단자 (G)가 연결되지 않은 채로 남아 있더라도 드레인과 소스 사이에 존재한다v_GS = 0 V).

의 건설 n채널 공핍 MOSFET은 p도핑 된 실리콘. 그만큼 n도핑 된 소스 및 드레인 웰은 n채널, 그림 1에서와 같이. 소스와 드레인 사이의 영역을 덮는 실리콘 이산화물의 얇은 층이 증착된다. SiO₂ 절연체입니다. 알루미늄 층은 실리콘 이산화물 절연체 상에 증착되어 게이트 단자를 형성한다. 작동 중, 음의 v_GS 채널 영역에서 전자를 밀어내어 채널을 고갈시킵니다. 언제 v_GS 특정 전압에 도달하면, V_T, 채널은 꼬집어서. 양수 값 v_GS 채널 크기를 증가시켜 드레인 전류를 증가시킵니다. 공핍 MOSFET은 양 또는 음의 값으로 작동 할 수 있습니다. v_GS. 게이트는 채널로부터 절연되어 있기 때문에 게이트 전류는 무시할 정도로 작습니다 (10^-12 에이).

그림 2 - p 채널 공핍 MOSFET

그림 2은 그림 1과 비슷하지만 n- 채널 공핍 형 MOSFET p- 채널 고갈 MOSFET.

　 n- 채널 강화 MOSFET은 회로 기호와 함께 그림 3에 나와있다. 이것은 전계 효과 트랜지스터의 가장 보편적으로 사용되는 형태입니다.

그림 3 - n 채널 향상 MOSFET

　 n- 채널 강화 MOSFET은 박막을 갖지 않음으로써 공핍 MOSFET과 다르다. n-층. 채널을 설정하려면 게이트와 소스 사이에 양의 전압이 필요합니다. 이 채널은 포지티브 게이트 - 소스 전압의 작용에 의해 형성되며, v_GS, 이는 기판 영역으로부터 n- 도핑 된 드레인과 소스. 양 v_GS 전자가 산화물 층 아래의 표면에 축적되게한다. 전압이 임계 값에 도달하면, V_T, 충분한 수의 전자가이 영역에 끌려서 전도성처럼 행동하게한다. n-채널. 감지 할 수있는 드레인 전류 없음, i_D 존재할 때까지 v_GS 초과 V_T.

그림 4은 그림 3과 비슷하지만 n- 채널 강화 MOSFET p- 채널 강화 MOSFET.

그림 4 - p 채널 향상 MOSFET

요약하면, MOSFET 제품군은 i_D 대 v_GS 그림 5에 표시된 곡선. 각 특성 곡선은 충분한 드레인 - 소스 전압 v_DS 장치를 정상 작동 영역에 유지하려면 i_D 대 v_DS 곡선. 이후 섹션에서 임계 전압을 정의합니다. V_T 향상 MOSFET 및 공핍 MOSFET 둘 다.

그림 5 – i_D 대 v_GS 충분한 드레인 소스 전압을위한 MOSFET 제품군의 특성 V_DS

2.1 향상 모드 MOSFET 터미널 특성

이제 MOSFET의 작동을위한 기본 구조와 기초를 제시 했으므로 향상 모드 장치의 단자 동작을 조사하기 위해 접근 방식을 사용합니다. 먼저 그림 1에서 몇 가지 일반적인 관찰을 살펴 보겠습니다. MOSFET의 정상적인 전류 흐름을 드레인에서 소스로 (BJT에서와 마찬가지로 콜렉터와 이미 터 사이에 있음) 생각하십시오. 와 마찬가지로 npn BJT는 두 개의 back-to-back 다이오드가 드레인과 소스 사이에 존재한다. 그러므로 드레인과 소스 사이에 전류가 흐르도록 외부 전압을 게이트에인가해야합니다.

소스를 접지하고 게이트에 양의 전압을인가하면 그 전압은 실제로 게이트 - 소스 간 전압입니다. 양의 게이트 전압은 전자를 끌어 당기고 구멍을 밀어 낸다. 전압이 임계 값을 초과하면 (V_T), 충분한 전자들이 드레인과 소스 사이의 전도 채널을 형성하도록 끌어 당겨진다. 이 시점에서 트랜지스터는 켜지고 전류는 두 가지 모두의 함수이다. v_GS 과 v_DS. 그것은 분명해야한다. V_T 에 대한 양수입니다. n- 채널 장치에 대한 음수 및 p- 채널 장치.

일단 채널이 생성되면 (즉, v_GS>V_T), 드레인과 소스 사이의 해당 채널에서 전류가 흐를 수 있습니다. 이 전류 흐름은 v_DS, 그러나 그것은 또한에 달려있다. v_GS. 언제 v_GS 겨우 임계 전압을 초과하면 전류가 거의 흐르지 않을 수 있습니다. 같이 v_GS 채널이 더 많은 캐리어를 포함하고 더 높은 전류가 가능합니다. 그림 6은 i_D 과 v_DS 어디에 v_GS 매개 변수입니다. 에 대한 참고 사항 v_GS 임계 값보다 작 으면 전류가 흐르지 않습니다. 높은 경우 v_GS, 사이의 관계 i_D 과 v_DS 대략 선형이며 MOSFET은 저항이 저항에 의존하는 것처럼 동작 함을 나타냅니다 v_GS.

그림 6 -i_D 대 v_DS 향상 모드 용 nMOSFET의 경우 v_DS 작다

그림 6의 곡선은 직선처럼 보입니다. 그러나 직선으로 이어지지는 않습니다. v_DS 더 커집니다. 포지티브 게이트 전압은 전도 채널을 생성하는 데 사용됩니다. 그것은 전자를 끌어들이는 것으로 이것을합니다. 플러스 드레인 전압은 동일한 일을합니다. 우리가 채널의 배수 말단에 접근함에 따라, 채널을 생성하는 전압이 접근한다 v_GS-v_DS 두 출처가 서로 반대하기 때문입니다. 이 차이가 V_T소스와 드레인 사이의 전체 공간에 채널이 더 이상 존재하지 않습니다. 채널은입니다. 제한된 배수 말단에서의 증가 및 v_DS 어떤 증가도 초래하지 않는다. i_D. 이를 정상 작동 영역 또는 채도 영역은 그림 7에 특성 곡선의 수평 단면으로 표시됩니다. 차이가 V_T, 우리는 이것을 삼극관 왜냐하면 세 단자 모두에서 전류가 전류에 강하게 영향을 미치기 때문이다.

이전의 논의는 그림 7의 작동 곡선으로 이어진다.

그림 7 -i_D 대 v_GS 향상 모드 MOSFET의 경우

triode와 정상 동작 영역 (포화 영역이라고도하며 종종 핀치 오프 모드에서의 동작으로 식별 됨) 사이의 전환은 그림 7에서 파선으로 표시됩니다.

(1)

3 극 지역 경계에서 곡선의 무릎은 대략 관계를 따릅니다.

(2)
수학 식 (2)에서, K는 주어진 장치에 대한 상수이다. 이 값은 장치의 치수와 구성에 사용되는 재료에 따라 다릅니다. 상수는에 의해 주어진다.

(3)
이 방정식에서, μ_n 전자 이동도이다. C_산화물, 산화 캐패시턴스는 게이트의 단위 면적당 커패시턴스이다. W 게이트의 너비입니다. L 게이트의 길이입니다. 등식은 다음과 같은 복잡한 비선형 관계를 나타냅니다. i_D 그리고 두 전압, v_DS 과 v_GS. 우리는 드레인 전류가 대략 선형으로 변화하기를 원하기 때문에 v_GS (에서 독립 v_DS), FET는 일반적으로 3 극 지역에서는 사용되지 않는다.

이제는 포화 영역에서 작동 곡선에 대한 방정식을 찾고자합니다. 트랜지션 (무릎)에서 방정식 (2)을 평가함으로써 triode와 포화 영역 사이의 전이에서 값을 설정할 수 있습니다. 그건,

(4)
이 방정식은 경계에서 드레인 전류의 크기 (그림 8의 파선)를 게이트 - 소스 간 전압의 함수로 설정합니다 v_GS. 필요하다면 선형 요소를 추가하여 포화 영역에서 특성 곡선의 약간의 기울기를 계산할 수 있습니다.

(5)
수학 식 (5)에서, λ 작은 상수 (그림 8에 표시된 특성 곡선의 거의 수평 인 단면의 기울기)입니다. 일반적으로 0.001 (V^-1). 그때

(6)

우리의 모든 논의는 NMOS 트랜지스터를 다루었 다. 이제는 PMOS에 필요한 수정 사항을 간략하게 설명합니다. PMOS의 경우, v_DS 는 음수가됩니다. 또한, PMOS에서 채널을 생성하려면, .

그림 8 - MOSFET 트랜지스터의 단자 특성

NMOS 트랜지스터의 특성 (그림 7)의 유일한 변화는 수평축이 이제 -v_DS+ v 대신_DS,파라 메트릭 곡선은 게이트 전압이 감소함에 따라 (NMOS 트랜지스터에 대해 증가하는 대신에) 더 높은 드레인 전류를 나타낸다. 증가하는 전류 값에 대한 곡선은보다 음의 게이트 전압에 해당합니다. 언제 v_GS> V_T, 트랜지스터는 차단된다. 강화 PMOS의 경우, V_T 는 음이며, 공핍 PMOS의 경우, V_T 긍정적입니다.

PMOS 트랜지스터의 3 극관 영역 전이에서의 전류 방정식은 NMOS의 것과 동일합니다. 그건,

(7)
참고 v_GS 과 v_DS 둘 다 음수입니다. PMOS 트랜지스터의 포화 영역에 대한 방정식도 NMOS의 포화 영역 방정식과 동일합니다. 그건,

(8)

참고 λ 곡선의 변화율 (즉,)가 음수입니다.

식 (6)의 양쪽 편미분을 v_GS, , 우리는 얻는다.

(9)
우리는 g_m 특히 큰 신호 스윙의 경우 일정해야합니다. 그러나 소형 신호 애플리케이션에 FET를 사용하는 경우에만이 조건을 근사 할 수 있습니다. 큰 신호 조건의 경우 일부 응용 프로그램에서는 파형의 왜곡이 허용되지 않을 수 있습니다.

2.2 공핍 모드 MOSFET

이전 섹션에서는 향상 모드 MOSFET에 대해 다루었 다. 이제는 이것을 디 플리 션 모드 MOSFET과 비교한다. 를 위해 n채널 강화 모드에서 게이트에 양의 전압을 적용해야만하는 채널을 획득 할 수 있습니다. 이 전압은 유도 된 채널에서 전류를 생성하기에 충분한 수의 이동 전자를 강압 할만큼 충분히 커야 만했다.

그림 9 - 공핍 모드 n- 채널 MOSFET

. n채널 공핍 모드 MOSFET의 경우 물리적으로 이식 된 채널이 있으므로이 양의 전압이 필요하지 않습니다. 이를 통해 게이트에 음의 전압이 적용 되어도 드레인과 소스 단자 사이에 전류를 가질 수 있습니다. 물론 드레인과 소스 사이에 전류가 흐르면서 게이트에 적용 할 수있는 음 전압의 양에는 제한이 있습니다. 이 한계는 다시 임계 전압으로 식별됩니다. V_T. 향상 모드에서 변경된 점은 그림 9에서와 같이 게이트-소스 전압이 이제 음 또는 양이 될 수 있다는 것입니다.

디 플리 션 모드 MOSFET의 동작을 정의하는 방정식은 향상 모드의 방정식과 매우 유사하다. 드레인 전류의 값 v_GS 0 인 경우 I_DSS. 이것은 종종 드레인 - 소스 포화 전류, 또는 제로 – 게이트 드레인 전류. 향상 모드 MOSFET과 공핍 모드의 방정식을 비교하면 다음과 같다.

(10)

그런 다음,

(11)

디 플리 션 모드 MOSFET은 개별 형태로 제공되거나, 강화 모드 유형과 함께 집적 회로 칩 상에 직접 제조 될 수있다. 여기에는 둘 다 포함됩니다. p유형 및 n-유형. 따라서 회로 설계 기술에보다 많은 유연성을 부여 할 수 있습니다.

2.3 대 신호 등가 회로

포화 영역에서 그림 8 [수식 (5) 또는 (8)]의 대 신호 특성을 나타내는 등가 회로를 개발하고자합니다. 드레인 전류, i_D,에 따라 달라집니다 v_GS 과 v_DS. 일정한 게이트 대 소스 전압의 경우 그림의 매개 변수 곡선 중 하나를 따라 작동하며 관계는 거의 직선입니다. 전류와 전압 사이의 직선 관계는 저항으로 모델링됩니다. 따라서 등가 회로는 전류 소스의 값이 드레인 전류의 일부를 설정하는 전류 소스와 병렬로 연결된 저항으로 구성됩니다. v_GS. 곡선의 기울기는 v_GS. 기울기는 부분 미분이고,

(12)

어디에 r₀ 증분 출력 저항입니다. 방정식 [(5) 또는 (8)]에서이 저항은 다음과 같이 주어진다.

(13)

여기서 우리는 대문자를 사용합니다. V_GS 저항이 특정 일정한 게이트 - 소스 전압에 대해 정의됨을 나타냅니다. 방정식 (13)의 최종 근사값은 방정식 (5)에서 λ 작다. 그러므로 저항은 바이어스 전류에 반비례하며, I_D. 큰 신호 등가 모델은 그림 11에 의해 주어진다. r₀ (13)에서 전개 된 것과 같다.

그림 11 - 대형 신호 등가 회로

2.4 MOSFET의 소 신호 모델

우리는 이제 방정식과 관련된 증분 효과를 살펴보고자합니다. 그 방정식의 세 회로 파라미터, i_D, v_GS 과 v_DS 둘 다로 구성된다. dc (바이어스) 및 ac 구성 요소 (즉, 표현식에 대문자 첨자를 사용한 이유입니다). 우리는 ac 소 신호 모델의 구성 요소. 드레인 전류는 게이트 - 소스와 드레인 - 소스의 두 가지 전압에 의존한다는 것을 알 수 있습니다. 증분 값의 경우이 관계를 다음과 같이 작성할 수 있습니다.

(14)
수학 식 (14)에서, g_m is 순방향 트랜스 컨덕턴스 과 r₀ 출력 저항입니다. 이들의 값은 방정식 (5)에서 편미분을 취하여 구합니다. 그러므로,

(15)
식 (15)의 근사는 λ 작 으면. 등식 (14)은 그림 12의 소 신호 모델을 만듭니다.

그림 12 - 소 신호 MOSFET 모델

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