3. 접합 전계 효과 트랜지스터 (JFET)

접합 전계 효과 트랜지스터 (JFET)

MOSFET은 접합 전계 효과 트랜지스터 (JFET)에 비해 여러 가지 장점이있다. 특히, MOSFET의 입력 저항은 JFET의 입력 저항보다 높다. 이러한 이유로 MOSFET은 대부분의 애플리케이션에서 JFET를 위해 선택된다. 그럼에도 불구하고, JFET는 특히 아날로그 애플리케이션을위한 제한된 상황에서 여전히 사용됩니다.

향상된 MOSFET은 전도를위한 채널을 형성하기 위해 0이 아닌 게이트 전압이 필요하다는 것을 알았습니다. 이 게이트 전압이인가되지 않으면 대부분의 캐리어 전류가 소스와 드레인 사이에 흐를 수 없습니다. 대조적으로, JFET는 두 오믹 컨택 사이의 기존 채널에서 다수 캐리어 전류의 컨덕턴스를 제어합니다. 이는 디바이스의 등가 커패시턴스를 변화시킴으로써이를 수행합니다.

MOSFET에 대해 이전에 도출 된 결과를 사용하지 않고 JFET에 접근하지만 두 유형의 장치 작동에서 많은 유사점을 볼 수 있습니다. 이러한 유사점은 섹션 6 :“MOSFET와 JFET 비교”에 요약되어 있습니다.

JFET의 물리적 구조에 대한 개략도가 그림 13에 나와 있습니다. BJT와 마찬가지로 JFET도 3 단자 소자이다. 기본적으로 하나뿐입니다. pn BJT에서와 같이 두 개가 아닌 게이트와 채널 사이의 교차점 (비록 두 개 pn 그림 13에 표시된 접합부의 경우 게이트 단자를 함께 연결하여 병렬로 연결합니다. 따라서 이들은 단일 접합점으로 취급 될 수 있습니다).

　 n그림 14 (a)에 표시된 채널 JFET은 n2 종류의 소재 p- 형 재료가 스트립으로 확산되고, 각면에 하나씩. 그만큼 p- 채널 JFET는 p2 종류의 소재 n- 형 재료가 그림 13 (b)와 같이 스트립으로 확산됩니다. 그림 13는 또한 회로 기호를 보여줍니다.

JFET의 작동에 대한 통찰력을 얻으려면 n- 채널 JFET를 그림 14 (a)와 같이 외부 회로에 연결한다. 양의 공급 전압, V_DD, 드레인에 적용됩니다 (이것은 V_CC BJT에 전원 전압) 및 소스가 공통 (접지)에 연결되어 있어야합니다. 게이트 공급 전압, V_GG, 게이트에 적용됩니다 (이것은 V_BB BJT의 경우).

그림 13 - JFET의 물리적 구조

V_DD 드레인 - 소스 전압을 제공하고, v_DS, 이는 드레인 전류를 야기하며, i_D드레인에서 소스로 흐른다. 게이트 - 소스 접합이 역 바이어스되기 때문에 제로 게이트 전류가 발생한다. 드레인 전류, i_D는 소스 전류와 같으며로 둘러싸인 채널에 존재합니다. p타입 게이트. 게이트 - 소스 전압, v_GS,와 동등하다. 고갈 영역 채널 폭을 감소시키는 채널에서. 이는 결국 드레인과 소스 사이의 저항을 증가시킵니다.

그림 14 – 외부 회로에 연결된 n 채널 JFET

우리는 JFET 동작을 v_GS = 0 (그림 14 (b) 참조). 드레인 전류, i_D,를 통해 n드레인에서 소스로의 채널은 채널을 따라 전압 강하를 야기하며, 드레인 - 게이트 접합에서 더 높은 전위를 갖는다. 드레인 - 게이트 접합에서의 이러한 양의 전압은 pn 접합부를 파괴하고 그림 14 (b)의 어두운 음영 영역에 표시된 것처럼 공핍 영역을 생성합니다. 우리가 증가 할 때 v_DS, 드레인 전류, i_D그림 15와 같이 증가합니다.

이 동작은 더 큰 공핍 영역과 드레인과 소스 사이의 증가 된 채널 저항을 초래합니다. 같이 v_DS 공핍 영역이 드레인 에지에서 전체 채널을 차단하고 드레인 전류가 포화 점에 도달하는 지점에 도달한다. 우리가 증가한다면 v_DS 이 시점 이후, i_D 상대적으로 일정하게 유지된다. 포화 드레인 전류의 값은 V_GS = 0는 중요한 매개 변수입니다. 그것은 드레인 - 소스 포화 전류, I_DSS. 우리는 그것이 KV_T² 디 플리 션 모드 MOSFET의 경우. 그림 15에서 볼 수 있듯이, v_DS 이 소위 채널 너머 핀치 오프 포인트 (-V_P, I_DSS)는 i_D및 i_D-v_DS 특성 곡선은 거의 평탄해진다 (즉, i_D 상대적으로 일정하게 유지된다. v_DS 추가로 증가된다). 리콜 V_T (현재 지정됨 V_P)는 n- 채널 장치. 핀치 - 오프 포인트 (포화 영역에서)를 넘어서는 동작은 드레인 전압, V_DS,보다 큼 -V_P (그림 15 참조). 예를 들어, V_P = -4V, 이는 드레인 전압, v_DSJFET가 포화 (정상 작동) 영역을 유지하려면 - (- 4V) 이상이어야합니다.

이 설명은 JFET가 공핍 형 소자임을 나타냅니다. 우리는 그 특성이 공핍 형 MOSFET의 특성과 유사 할 것으로 기대합니다. 그러나 중요한 예외가 있습니다 : 디 플리 션 타입 MOSFET을 향상 모드에서 작동시키는 것은 가능하지만 (양극 v_GS 장치가 n채널) JFET 형 디바이스에서는 실용적이지 않다. 실제로, 최대 v_GS 는 약 0.3V로 제한됩니다. pn이 작은 순방향 전압으로도 접합부는 본질적으로 차단 상태를 유지한다.

그림 15 - i_D 대 v_DS 특성 n- 채널 JFET (V_GS = 0V)

3.1 JFET 게이트 - 소스 간 전압 변동

이전 섹션에서 우리는 i_D-v_DS 특성 곡선 V_GS = 0. 이 섹션에서는 i_D-v_DS 다양한 값의 특성 v_GS. BJT의 경우 특성 곡선 (i_C-v_CE) 가지고있다. i_B 매개 변수로. FET는 전압 제어 장치이며 v_GS 제어하지 않습니다. 그림 16은 i_D-v_DS 두 특성 곡선 n- 채널 및 p- 채널 JFET.

그림 16-i_D-v_DS JFET의 특성 곡선

증가함에 따라 (v_GS 더 부정적인 n채널에 대한 긍정적 인 반응 p채널)에서 공핍 영역이 형성되고, 핀치 - 오프는 i_D. 그러므로 n그림 16 (a)의 채널 JFET, 최대 i_D ~에서 감소하다 I_DSS as v_GS 더 부정적이다. 만약 v_GS 더 감소 (더 음수), v_GS 도달 한 후 i_D 의 값에 관계없이 0이됩니다. v_DS. 이 값은 v_GS 불렀다. V_{GS (끄기)}및 핀치 - 오프 전압 (V_p). 의 가치 V_p ~에 대해 음수이다. n- 채널 JFET 및 p- 채널 JFET. V_p 에 비교 될 수있다 V_T 디 플리 션 모드 MOSFET의 경우.

3.2 JFET 전송 특성

전송 특성은 드레인 전류의 플롯이며, i_D드레인 대 소스 전압의 함수로서, v_DS과 v_GS 일정한 전압 세트와 같음 (v_GS = -3V, -2, -1V, 0V 그림 16 (a)). 전달 특성은 다음의 값과 거의 무관합니다. v_DS JFET가 핀치 - 오프에 도달 한 이후, i_D 증가하는 가치에 대해 상대적으로 일정하게 유지된다. v_DS. 이것은 i_D-v_DS 그림 16의 곡선. 각 곡선은 v_DS>V_p.

그림 17에서 전송 특성과 i_D-v_DS 특성 n- 채널 JFET. 우리는 공통점 i_D 축을 다른 축으로부터 얻는 방법을 보여줍니다. 전송 특성은 i_D-v_DS 채도 영역에서 전달 특성을 결정하는 가장 유용한 방법은 다음 관계 (Shockley 방정식)를 사용하는 것입니다.

(16)

그러므로 우리는 단지 알 필요가있다. I_DSS 과 V_p 전체 특성을 결정합니다. 제조업체의 데이터 시트는 종종이 두 가지 매개 변수를 제공하므로 전송 특성을 구성 할 수 있습니다. V_p 제조업체의 사양 시트에서 다음과 같이 표시됩니다. V_{GS (끄기)}. 그 주 i_D 포화 (즉, 일정 해짐) v_DS 채널이 핀치 오프하는 데 필요한 전압을 초과합니다. 이것은 방정식으로 표현 될 수있다. v_{DS, 앉아} for 마다 곡선으로 표시됩니다.

(17)

As v_GS 음의 값이 될 때, 핀치 오프는 v_DS 포화 전류가 작아진다. 선형 작동을위한 유용한 영역은 핀치 오프 위 및 브레이크 다운 전압 아래입니다. 이 지역에서, i_D 그 값은 포화 상태이며 그 값은 v_GS(16) 또는 전달 특성에 따라 결정됩니다.

그림 17 - JFET 전달 특성 곡선

전송 및 i_D-v_DS 그림 17에 표시된 JFET의 특성 곡선은 BJT에 해당하는 곡선과 다릅니다. BJT 곡선은베이스 전류의 균일 한 단계에 대해 균등 한 간격으로 표현 될 수 있습니다. i_C 과 i_B. JFET와 MOSFET은 게이트 전류가 제로이기 때문에베이스 전류와 유사한 전류가 없다. 따라서 우리는 곡선의 계열을 보여야합니다. i_D 대 v_DS관계는 매우 비선형 적이다.

두 번째 차이점은 특성 곡선의 오믹 영역의 크기와 모양과 관련됩니다. BJT를 사용할 때, 우리는 값의 5 %를 피하면서 비선형 연산을 피한다. v_CE (즉, 포화 영역). JFET에 대한 오믹 영역의 폭은 게이트 - 소스 전압의 함수라는 것을 알 수있다. 오믹 영역은 무릎이 핀치 오프 가까이에서 발생할 때까지 상당히 선형입니다. 이 지역을 오믹 영역 왜냐하면 트랜지스터가이 영역에서 사용될 때, 그 값은 저항 값으로 결정되는 오믹 저항처럼 동작하기 때문입니다. v_GS. 게이트-소스 전압의 크기가 감소함에 따라 옴 영역의 폭이 증가합니다. 또한 그림 17에서 항복 전압이 게이트-소스 전압의 함수임을 알 수 있습니다. 사실, 합리적인 선형 신호 증폭을 얻으려면 이러한 곡선의 상대적으로 작은 부분 만 사용해야합니다. 선형 작동 영역은 활성 영역에 있습니다.

As v_DS 가 0에서 증가하면 드레인 전류가 증가하지 않는 각 곡선에서 브레이크 포인트가 발생합니다 v_DS 계속 증가하고 있습니다. 이 드레인 - 소스 전압 값에서 핀치 오프가 발생합니다. 핀치 - 오프 값은 그림 17에 표시되어 있으며 활성 영역과 옴 영역을 구분하는 파선으로 연결되어 있습니다. 같이 v_DS 핀치 - 오프 이상으로 계속 증가하면, 드레인과 소스 사이의 전압이 눈사태 고장 발생합니다. (이 현상은 다이오드와 BJT에서도 발생한다). 브레이크 다운 포인트에서, i_D 무시 무시한 증가로 급격히 증가한다. v_DS. 이 브레이크 다운은 게이트 - 채널 접합의 드레인 끝에서 발생한다. 따라서, 드레인 - 게이트 전압, v_DG, 항복 전압 (BV_GDS 위한 pn 접합), 눈사태 발생 [for v_GS = 0 V]. 이 시점에서 i_D-v_DS 특성은 그림 17의 오른쪽 부분에 표시된 독특한 모양을 나타냅니다.

핀치 - 오프 전압과 애벌 런취 브레이크 다운 사이의 영역을 활성 영역, 증폭기 동작 영역, 포화 영역및 핀치 - 오프 영역. 오믹 영역 (핀치 오프 전)은 일반적으로 3 극 지역, 때로는 전압 제어 영역. JFET는 가변 저항이 필요한 경우와 스위칭 애플리케이션에서 옴 영역에서 동작한다.

브레이크 다운 전압은 v_GS 뿐만 아니라 v_DS. 게이트와 소스 사이의 전압 크기가 증가함에 따라 n채널에 대한 긍정적 인 반응 p채널), 항복 전압이 감소합니다 (그림 17 참조). 와 v_GS = V_p, 드레인 전류는 0이며 (작은 누설 전류는 제외), v_GS = 0, 드레인 전류는 값으로 포화되지만,

(18)

I_DSS 이다 포화 드레인 - 소스 전류.

핀치 - 오프와 브레이크 다운 사이에서, 드레인 전류는 포화 상태이며, v_DS. JFET가 핀치 - 오프 동작 점을 통과 한 후, i_D 특성 곡선 또는 방정식으로부터 얻을 수있다.

(19)

이 방정식의 더 정확한 버전 (특성 곡선의 약간의 기울기를 고려함)은 다음과 같습니다.

(20)

λ 는 λ MOSFET 및 1 /V_A BJT의 경우. 이후 λ 작은 경우, 우리는 . 이는 방정식의 두 번째 요소를 생략하고 바이어 싱 및 대 신호 분석을위한 근사법을 사용하는 것을 정당화합니다.

포화 드레인 - 소스 전류, I_DSS온도의 함수이다. 온도에 따른 영향 V_p 크지 않다. 하나, I_DSS 온도가 증가함에 따라 감소하며, 감소량은 25에 대한 100 %만큼^o 온도가 올라간다. 더 큰 변화가 V_p 과 I_DSS 제조 과정에서 약간의 차이가 있기 때문입니다. 이것은 2N3822에 대한 부록을 보면 알 수 있습니다. I_DSS 10 mA이고 최소값은 2 mA입니다.

이 섹션의 전류 및 전압은 n- 채널 JFET. a의 값은 p- 채널 JFET는 n-채널.

3.3 JFET 소 신호 AC 모델

JFET 소 신호 모델은 MOSFET에 사용 된 것과 동일한 절차에 따라 파생 될 수있다. 모델은 방정식 (20)의 관계를 기반으로합니다. 우리가 ac 전압과 전류의 성분

(21)

방정식 (21)의 매개 변수는 부분 도함수에 의해 주어지며,

(22)

결과 모델은 그림 18에 나와 있습니다. 이 모델은 이전에 유도 된 MOSFET 모델과 동일하지만, g_m 과 r_o 다른 수식을 사용하여 계산됩니다. 실제로 수식은 다음 경우에 동일합니다. V_p 대체 됨 V_T.

그림 18 – JFET 소 신호 ac 모델

JFET 증폭기를 설계하려면 dc 바이어스 전류는 그래픽으로 또는 트랜지스터에 대한 핀치 - 오프 모드를 가정 한 회로 분석을 사용하여 결정될 수있다. 그만큼 dc Q- 포인트에서의 바이어스 전류는 30 %와 70 % 사이에 있어야한다. I_DSS. 그러면 특성 곡선의 가장 선형 영역에 Q- 포인트가 위치합니다.

사이의 관계 i_D 과 v_GS 그림 20에서와 같이 무 차원 그래프 (즉, 정규화 된 곡선)에 플롯 될 수 있습니다.

이 그래프의 세로축은 i_D/I_DSS 가로축은 v_GS/V_p. 곡선의 기울기는 g_m.

선형 작동 영역의 중심 근처에서 정지 값을 찾는 합리적인 절차는 및를 선택하는 것입니다. 그림 6.20에서 이것이 곡선의 중간 점 근처에 있음을 알 수 있습니다. 다음으로. 이것은 다음에 대한 광범위한 값을 제공합니다. v_ds 트랜지스터를 핀치 - 오프 모드로 유지한다.

그림 20 -i_D/I_DSS 대 v_GS/V_p

우리는 그림 20 곡선의 기울기 또는 식 (22)을 사용하여 Q- 포인트에서 상호 컨덕턴스를 찾을 수 있습니다. 이 절차를 사용하면 상호 컨덕턴스 매개 변수는 다음과 같이 주어진다.

(23)

이 값은 g_m 가정에 달려있다. I_D 반으로 설정된다 I_DSS 과 V_GS . 0.3V_p. 이 값은 일반적으로 JFET의 정지 값을 설정하기위한 좋은 출발점입니다.

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