이상적인 연산 증폭기 (이상적인 연산 증폭기)

이상적인 연산 증폭기

이 섹션에서는 시스템 이데올로기 연산 증폭기 (Ideal Operational Amplifiers)의 기본 원리를 제시한다. 따라서 연산 증폭기는 입출력 단자가있는 블록으로 간주됩니다. 우리는 현재 연산 증폭기 내의 개별 전자 장치에 관심이 없다.

연산 증폭기는 종종 양극 및 음극 공급 전압에 의해 전력이 공급되는 증폭기입니다. 이렇게하면 출력 전압이 접지 전위보다 위나 아래로 스윙 할 수 있습니다. 연산 증폭기는 많은 선형 전자 시스템에서 폭 넓은 애플리케이션을 찾습니다.

이름 연산 증폭기 연산 증폭기 회로의 원래 용도 중 하나에서 파생됩니다. 수학적으로 수행하기 운영 아날로그 컴퓨터에서. 이 전통적인 응용 프로그램은이 장의 뒷부분에서 설명합니다. 초기 연산 증폭기는 단일 반전 입력을 사용했습니다. 입력에서 양의 전압 변화로 인해 출력에서 음의 변화가 발생했습니다.

따라서 연산 증폭기의 동작을 이해하려면 먼저 제어 (종속) 소스의 개념을 익히는 것이 필요하다. 왜냐하면 이들이 연산 증폭기 모델의 기초를 형성하기 때문이다.

1.1 의존 소스

의존적 인 (또는 제어 된) 소스는 회로의 다른 위치에 존재하는 전압 또는 전류에 의해 결정되는 전압 또는 전류를 생성합니다. 대조적으로 수동 소자는 전압 또는 전류를 생성하며이 값은 회로의 동일한 위치에있는 전압 또는 전류에 의해 결정됩니다. 독립 및 종속 전압 및 전류 소스는 모두 능동 소자입니다. 즉, 일부 외부 장치에 전원을 공급할 수 있습니다. 수동 소자는 커패시터 및 인덕터의 경우처럼 나중에 전달을위한 에너지를 저장할 수 있지만 전력을 생성 할 수 없습니다.

아래 그림은 회로 분석에 자주 사용되는 증폭 장치의 등가 회로 구성을 보여줍니다. 가장 오른쪽저항은 부하입니다. 이 시스템의 전압 및 전류 이득을 찾을 수 있습니다. 전압 이득, Av는 입력 전압에 대한 출력 전압의 비율로 정의됩니다. 마찬가지로, 전류 이득, Ai는 입력 전류에 대한 출력 전류의 비율입니다.

그림 1- 고체 상태 증폭 장치의 등가 회로

입력 전류는 다음과 같습니다.

두 번째 저항의 전류, i₁, 옴의 법칙에서 직접 찾을 수 있습니다.

(2)

출력 전압은 다음과 같이 주어진다.

(3)

수학 식 (3)에서, ‖ 저항의 병렬 조합을 나타냅니다. 출력 전류는 옴의 법칙에서 직접 찾을 수 있습니다.

(4)

전압 및 전류 이득은 비율을 형성함으로써 발견됩니다.

(5)

(6)

1.2 연산 증폭기 등가 회로

그림 2- 연산 증폭기 및 등가 회로

F2 (A) 는 연산 증폭기의 심볼을 나타내고, 그림 2 (b)는 등가 회로를 보여준다. 입력 단자는 v₊ 과 v_-. 출력 단자는 v_아웃. 전원 공급 장치 연결은 +V, -V 및 접지 단자. 전원 공급 장치 연결은 종종 개략도에 생략되어있다. 출력 전압의 값은 +V 과 -V 이는 회로에서 가장 포지티브 및 네거티브 전압이기 때문입니다.

이 모델에는 전압이 입력 전압의 차이에 의존하는 종속 전압 소스가 포함되어 있습니다. v₊ 과 v_-. 2 개의 입력 단자는 비 반전 과 반전 입력. 이상적으로 앰프의 출력은 두 입력 전압의 크기에 의존하지 않고 두 입력 전압의 차이에만 의존합니다. 우리는 차동 입력 전압, v_d, 차이로,

(7)

출력 전압은 차동 입력 전압에 비례하며이 값을 개방 루프 이득 G로 지정합니다. 따라서 출력 전압은

(8)

예를 들어, (E 일반적으로 작은 진폭입니다.) 반전 단자를 접지하고 비 반전 입력에인가하면 출력에서. 동일한 소스 신호가 비 반전 단자가 접지 된 반전 입력에 적용되면 출력은 다음과 같습니다. .

연산 증폭기의 입력 임피던스는 그림 2 (b)의 저항으로 표시됩니다.
출력 임피던스는 그림에서 저항 Ro로 표시됩니다.

이상적인 연산 증폭기의 특징은 다음과 같습니다.

이것은 보통 실제 연산 증폭기의 파라미터에 대한 좋은 근사치입니다. 실제 연산 증폭기의 일반적인 파라미터는 다음과 같습니다.

따라서 실제 op 앰프를 근사화하기위한 이상적인 연산 증폭기의 사용은 회로 분석을위한 귀중한 단순화이다.
무한한 오픈 루프 게인의 의미를 탐구합시다. 수식 (8)을 다시 쓰면 다음과 같이 :

(9)

그리고 G 무한 접근, 우리는 그것을 본다.

(10)

방정식 (10)은 출력 전압이 무한대가 될 수 없음을 관찰함으로써 발생합니다. 출력 전압의 값은 양 및 음 전원 공급 장치 값으로 제한됩니다. 등식 (10)은 두 단자의 전압이 동일 함을 나타냅니다.

(11)

따라서, 등식 (11)은 입력 단자 사이에 가상 단락 회로가 있음을 나타냅니다.

이상적인 연산 증폭기의 입력 저항이 무한하기 때문에 반전 단자와 비 반전 단자의 각 입력에 흐르는 전류는 0이다.
실제 op 앰프가 선형 증폭 모드에서 사용될 때, 이득은 매우 커서 식 (11)은 좋은 근사치이다. 그러나 실제 op-amp에 대한 여러 애플리케이션은 비선형 모드에서 소자를 사용한다. 방정식 (11)의 근사는 이러한 회로에 유효하지 않습니다.
실용적인 op 앰프는 높은 전압 이득을 가지지 만이 이득은 주파수에 따라 다르다. 이러한 이유로, 연산 증폭기는 그림 2 (a)에 표시된 형식으로 일반적으로 사용되지 않습니다. 이 구성은 출력에서 입력으로의 피드백이 없으므로 개방 루프라고합니다. 나중에 오픈 루프 구성이 비교기 애플리케이션에 유용하지만 선형 애플리케이션의 일반적인 구성은 피드백이있는 폐 루프 회로입니다.

외부 요소는 출력 신호의 일부를 입력으로 "피드백"하는 데 사용됩니다. 피드백 요소가 출력과 반전 입력 사이에 배치되면 출력의 일부가 입력에서 빼기 때문에 폐쇄 루프 이득이 감소합니다. 피드백은 전체 이득을 감소시킬뿐만 아니라 이득이 G 값에 덜 민감하게 만든다는 것을 나중에 알게 될 것입니다. Amp 전압 이득, G. 실제로 폐 루프 이득은 본질적으로 G-it의 값과 무관하며 외부 회로 요소의 값에만 의존합니다.

그림 (3)은 단일 스테이지 네거티브 피드백 op 앰프 회로를 보여준다.

그림 3 - 반전 연산 증폭기

따라서 다음 섹션에서이 회로를 분석 할 것입니다. 지금은 단일 저항, R_F, 출력 전압을 연결하는데 사용되며, v_아웃 반전 입력단에, v_-.

또 다른 저항, R_a 는 반전 입력으로부터 접속되고, v_-, 입력 전압, v_a. 제 3 저항기, R 비 반전 입력과 접지 사이에 배치됩니다.
연산 증폭기, 저항 및 커패시터를 사용하는 회로는 합산, 차감, 적분, 미분, 필터링, 비교 및 증폭과 같은 많은 유용한 연산을 수행하도록 구성 할 수있다.

1.3 분석 방법

우리는 2 가지 중요한 이상적인 연산 증폭기 특성을 사용하여 회로를 분석한다.

사이의 전압 v₊ 과 v_- 0이거나 v₊ = v_-.
둘 다에 현재 v₊ 과 v_- 터미널은 0입니다.

이러한 간단한 관찰은 다음과 같이 이상적인 연산 증폭기 회로를 분석하는 절차로 이어집니다.

비 반전 단자에 Kirchhoff 전류 법칙 노드 방정식을 쓰고, v₊.
Kirchhoff 전류 노드 노드 방정식을 반전 단자에 쓰고, v_-.
세트 v₊ = v_- 원하는 폐 루프 게인을 구하십시오.

Kirchhoff의 법칙을 적용 할 때 v₊ 과 v_- 터미널은 0입니다.

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