4. 연산 증폭기 회로의 입력 저항

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연산 증폭기 회로의 입력 저항

이상적인 연산 증폭기의 입력 저항은 무한하다. 그러나 외부 부품에 연결된 이상적인 연산 증폭기로 구성된 회로에 대한 입력 저항은 무한하지 않습니다. 그것은 외부 회로의 형태에 달려 있습니다.

우리는 먼저 반전 연산 증폭기. 그림 (3)“반전 연산 증폭기”의 반전 연산 증폭기에 대한 등가 회로는 그림 10 (a)에 나와 있습니다.

이상적인 연산 증폭기, 연산 증폭기 회로의 입력 저항

그림 10- 입력 저항, 반전 증폭기

그림 10 (b)는 분석의 단순화를 위해 재 배열 된 동일한 회로를 보여줍니다. 등가 저항을 계산하기 위해 입력에 "테스트"전압 소스를 연결했습니다. 회로에 종속 전압 소스가 포함되어 있기 때문에 단순히 저항을 결합하여 입력 저항을 찾을 수 없습니다. 대신 입력 신호 소스와 관련 저항을 지정된 전압의 테스트 소스로 대체하여 입력 저항을 찾습니다. vtest, 회로에 대한 테스트 소스에 의해 전달 된 전류를 계산하고, itest. 또는 현재 테스트 소스를 사용할 수도 있습니다. itest, 회로에 전달 된 전압을 풀면, vtest. 두 기술 중 하나를 사용하여 옴의 법칙에서 저항을 계산할 수 있습니다.

루프 방정식은 다음과 같이 주어진다.

(26)

등가 입력 저항은 다음과 같습니다.

(27)

루프 이득으로서, G, 무한대에 접근하면 식 (27)의 첫 번째 항이 0에 가까워지고 입력 저항이 Ra. 따라서, 소스에 의해 나타나는 입력 저항은 외부 저항의 값과 동일하며, Ra. 결과는 반전 입력이지면과 동일하다는 것을 나타 내기 때문에 가상 지반 속성을 확인합니다.

이제 우리는 2 개의 입력을 갖는 반전 증폭기를 고려한다.

이것은 그림 (11)에 나와 있습니다.

이상적인 연산 증폭기

그림 11- 2 입력 반전 증폭기

앞서 보여준 그림 (4)“Op-amp 회로”의 특수한 경우이다.

연산 증폭기의 반전 입력에서의 전압이 제로 (가상 접지)이기 때문에, va is Ra, 그리고 vb is Rb. "접지 된"반전 입력은 두 입력을 서로 분리하는 역할도합니다. 즉, va 입력에 영향을주지 않습니다. vb, 그 반대.

입력 저항 비 반전 증폭기 그림 (5)“비 반전 증폭기”의 회로 구성을 참조하여 확인할 수 있습니다. 그림 12 (a)의 등가 회로를 참조하십시오.

전류가 흐르지 않습니다. R1 이후 v+ 연산 증폭기의 입력에는 무한한 저항이있다. 결과적으로, Rin 비 반전 단자는 무한대이다. 설계가 큰 입력 저항을 필요로한다면, 우리는 종종 단일 입력 비 반전 연산 증폭기를 사용한다. 이러한 구성을 비 반전 버퍼 그것이 1의 전압 이득을 갖는다면. 

따라서 그림 12 (b)와 같이 다중 입력 비 반전 연산 증폭기로 갈 때 상황이 바뀝니다. 등가 회로는 그림 12 (c)에 나와 있습니다. 우리는 각 소스와 관련된 저항 (r1, r2r3)는 0 옴입니다. 다중 입력 회로에 대한 입력 저항을 계산하기 위해 테스트 소스를 적용 할 때, 우리는 중첩을 사용합니다. 그러므로 다른 입력 (전류 소스에 대한 전압 소스의 단락 회로 및 중첩의 원리에 따른 개방 회로)을 비활성화하는 동시에 각 입력단에 테스트 소스를 개별적으로 적용합니다. 다양한 입력 저항은

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어플리케이션

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1- 인 버팅 앰프 회로 시뮬레이션의 입력 저항

2- 2 입력 반전 증폭기 회로 시뮬레이션의 입력 저항

이 개념을 쉽게 확장 할 수 있습니다. n 입력.

이상적인 연산 증폭기

그림 12- 비 반전 증폭기의 입력 저항