차동 증폭기 - TINA 및 TINACloud 리소스

차동 증폭기

대부분의 연산 증폭기는 단일 칩에 완벽한 시스템을 형성하는 일련의 트랜지스터, 레지스터 및 커패시터로 구성됩니다. 현재 이용 가능한 앰프는 신뢰성이 높고 크기가 작으며 전력을 거의 소비하지 않습니다.

대부분의 op-amp의 입력 스테이지는 D무차별 증폭기 그림 1에서 가장 간단한 형태로 표시됩니다.

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그림 1 - 차동 증폭기

차동 증폭기는 2 개의 에미 터 결합 공통 이미 터 dc 증폭기. 그것은 두 개의 입력을 가지고 있는데, v₁ 과 v₂, 그리고 세 가지 출력, v_o1, v_o2 과 v_아웃. 세 번째 출력, v_아웃, 차이점은 무엇입니까? v_o1 과 v_o2.

1.1 dc 전송 특성

차동 증폭기는 큰 신호 입력에 대해 선형으로 작동하지 않습니다. 분석을 단순화하기 위해, RE는 크고 각 트랜지스터의베이스 저항은 무시할 수 있으며 각 트랜지스터의 출력 저항은 크다고 가정합니다. 여기에 사용 된 저항은 크고 전류 소스의 등가 저항이기 때문에 차동 증폭기에서 RE보다 REE를 사용합니다. REE 값이 클수록 이미 터 저항 전압 강하가 거의 일정하게 유지됩니다.
이제이 회로를 출력 전압에 대해 풀어 냄. 먼저 그림 1의 회로에 대한베이스 접합 루프 주변에 KVL 방정식을 작성합니다.

(1)

(2)

우리는 컬렉터 전류에 대한 표현을 찾아야합니다. i_C1 과 i_C2. 베이스 - 에미 터 전압은 방정식에 의해 주어지며,

식 (2)에서, I_o1 과 I_o2 에 대한 역 포화 전류 Q₁ 과 Q₂ 각기. 트랜지스터는 동일하다고 가정합니다. 방정식 (1)과 (2) 수율의 결합

(3)

현재 비율에 대한 방정식 (3)을 풀면,

(4)

우리는 i_C1 대략 같음 i_E1 과 i_C2 대략 같음 i_E2. 따라서

(5)

방정식 (4)과 (5)을 결합하면

(6)

참고

(7)

방정식 (6)을 보면 중요한 관찰을 할 수 있습니다. 만약 v₁- v₂ 수백 밀리 볼트보다 커지면, 트랜지스터 (2) 내의 컬렉터 전류는 작아지고 트랜지스터는 본질적으로 차단된다. 트랜지스터 1의 컬렉터 전류는 i_EE이 트랜지스터는 포화 상태이다. 콜렉터 전류 및 따라서 출력 전압 v_아웃두 입력 전압의 차이에 독립적입니다.

선형 증폭은 대략 100 mV 미만의 입력 전압 차에 대해서만 발생합니다. 입력 전압의 선형 범위를 늘리기 위해 작은 이미 터 저항을 추가 할 수 있습니다.

1.2 공통 모드 및 차동 모드 이득

차동 증폭기는 2 개의 입력 전압의 차이에만 반응하도록되어 있으며, v₁ 과 v₂. 그러나 실제 op 앰프에서는 출력이 이러한 입력의 합에 어느 정도 의존합니다. 예를 들어 두 입력이 동일하면 출력 전압은 이상적으로 0이어야하지만 실제 앰프에서는 그렇지 않습니다. 회선이 차이에 응답 할 때 사례에 차동 모드. 두 개의 입력이 같아지면 회로가 공통 모드. 이상적으로 우리는 회로가 차동 모드에서만 출력을 생성 할 것으로 기대합니다.

임의의 2 개의 입력 전압, v₁ 과 v₂, 공통 및 차동 부분으로 분해 될 수 있습니다. 다음과 같이 2 개의 새로운 입력 전압을 정의합니다.

(8)

전압, v_di는 차동 모드 입력 전압이며 두 입력 전압의 차이 일뿐입니다. 전압, v_ci는 공통 모드 입력 전압이며 두 입력 전압의 평균입니다. 원래의 입력 전압은 다음과 같은 새로운 양으로 표현 될 수 있습니다.

(9)

2 개의 입력 전압을 동일하게 설정하면

(10)

2 개의 입력이 같기 때문에 에미 터 -베이스 접합 전압은 같다 (트랜지스터가 동일하다면). 따라서 컬렉터 전류도 동일해야합니다.

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그림 2 (a) 차동 모드 증폭기 등가 회로

그림 2 (a)와 같이 차동 모드 입력 전압에 대한 등가 회로를 볼 수 있습니다. 현재의 Q₁ 회로가 증가하면, Q₂ 회로는 동일한 속도와 진폭으로 감소합니다. 이것은 입력 이후로 사실입니다. Q₂ 의 Q₁ 그러나 180^o out of phase. 따라서 전압 변화가 R_EE 0입니다. 이후 ac 신호 전압 R_EE 0 인 경우, 단락 회로로 교체 할 수 있습니다. ac 등가 회로. 진폭은 같지만 180의 각 트랜지스터베이스에 전압을 둡니다.^o out of phase는 2 배 진폭의 두 트랜지스터베이스 사이에 전압을 배치하는 것과 같습니다. 의 전압 v_o1 과 v_o2 는 동일 진폭이지만 반대 위상이고 차동 모드 이득은이다.

(11)

이 차동 모드 이득은 단일 종단 출력 이는 하나의 수집기와 접지 사이에서 취해지기 때문입니다. 출력이 v_o1 과 v_o2, 차동 모드 이득은 양단 출력 에 의해 주어지며

(12)

유사한 분석이 그림 2 (b)의 공통 모드 등가 회로에 적용될 수있다.

그림 2 (b) 공통 모드 증폭기 등가 회로

우리가 저항을 나눈다면 R_EE 각각 원래 저항의 두 배를 갖는 두 개의 병렬 저항으로 나누면 회로의 절반 만 분석하여 출력을 찾을 수 있습니다. 트랜지스터가 동일하고 공통 모드 입력 전압이 동일하고 동상이기 때문에 2R_EE 저항은 동일합니다. 따라서 표시된 두 개의 병렬 저항 사이의 전류는 제로이므로 우리는 회로의 한쪽 면만 볼 필요가있다. 공통 모드 전압 이득은 다음과 같습니다.

(13)

방정식 (13)은 다음과 같이 가정합니다. R_EE 크고 r_e<<R_EE.

다음과 같이 공통 모드 및 차동 모드 이득 측면에서 이중 종단 출력 전압을 찾습니다.

(14)

차동 모드 이득은 공통 모드 이득보다 훨씬 커야 만 증폭기가 입력 전압 간의 차에 주로 반응하는 것이 바람직하다. 그만큼 공통 모드 제거비, CMRR는 공통 모드 이득에 대한 차동 모드 이득의 비율로 정의됩니다. 대개 dB로 표시됩니다.

(15)

차동 모드와 공통 모드에서 증폭기의 입력 저항을 결정합니다. 차동 모드의 경우 두 트랜지스터의베이스에서 증폭기를 조사합니다. 결과적으로 두 트랜지스터의 에미 터를 통해 완전한 회로가 만들어지며 입력 저항은

(16)

이제 공통 모드 입력의 경우 그림 2 (b)의 증폭기를 조사합니다. 따라서, 입력 저항은

(17)

이 결과는 공통 모드의 입력 저항이 차동 모드의 입력 저항보다 훨씬 높다는 것을 나타냅니다.

차동 증폭기 분석은 BJT를 트랜지스터 빌딩 블록으로 사용합니다. FET는 또한 차동 증폭기에 사용할 수있어 결과 바이어스 전류가 감소하고 입력 임피던스가 거의 무한히된다. FET를 사용하는 차동 증폭기의 분석은 BJT 분석과 동일한 방식으로 수행됩니다.

차동 증폭기는 회로가 올바르게 작동하도록 보장하기 위해 일치 된 트랜지스터가 필요합니다. 차동 증폭기가 집적 회로 상에있는 경우, 동일한 물질을 사용하여 2 개의 트랜지스터가 동시에 제조되기 때문에 이러한 추가적인 요구 사항은 덜 문제가된다.

정전류 소스가있는 1.3 차동 앰프

만들기가 바람직하다. R_EE 공통 모드 출력을 줄이기 위해 가능한 한 커야합니다. 방정식에 따르면 CMRR을 크게 만들기 위해서는 R_EE 큰. IC 칩에 큰 저항을 만들기가 어렵 기 때문에 대체 방법을 찾고 있습니다. 이것은 R_EE 와 dc 전류 소스. 이상적인 전류원은 무한대의 임피던스를 가지므로 교체 할 가능성을 조사합니다 R_EE 그런 전류 소스. 그림 9.3은 차동 증폭기를 보여주는데 저항, R_EE는 정전류 소스로 대체됩니다.

(18)

소스가 이상적인 정전류 소스에 가까울수록 공통 모드 제거비가 높아집니다. 다이오드 보상 고정 바이어스 전류 소스를 설명합니다. 보상은 회로의 동작을 온도 변화에 덜 종속되게 만든다. 다이오드 D₁ 및 트랜지스터 Q₃ 은 작동 온도 범위에서 거의 동일한 특성을 갖도록 선택됩니다.
그림 3 (a)의 회로를 분석하고 CMRR을 찾으려면 등가 저항을 결정해야하며, R_TH (정전류 원 회로의 Thevenin 등가물). 등가 저항은 [그림 3 (b) 참조]에 의해 주어진다.

노드 1에서 KCL 방정식을 작성하면

(19)

어디에 r_o 지정된 동작 점에서 트랜지스터의 내부 저항이다. 그것은에 의해 주어집니다.

(20)

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그림 3 - 정전류 소스가있는 차동 증폭기

2 노드의 KCL 방정식

(21)

어디에

(22)

대체 v₁ 과 v₂ 노드 2의 방정식에

(23)

마지막으로, Thevenin 저항은 방정식 (22) 및 (23)을 방정식 (18)으로 대체하여 주어집니다.

(24)

이제이 표현을 크게 단순화하기 위해 일련의 가정을 할 것입니다. 바이어스 안정성을 유지하기 위해 우리는

(25)

이 값을 R_B 식 (24)에서 그리고 β, 우리는

(26)

우리는이 표현을 간단하게

(27)

그러면 우리는

(28)

이 방정식의 두 번째 항이 첫 번째 항보다 훨씬 크기 때문에 무시할 수 있습니다. R_E 구하는

(29)

이 방정식은 다음 조건이 존재할 때 더 단순화 될 수 있습니다 :

(30)

이 경우 우리는 간단한 결과를 얻습니다.

(31)

따라서 모든 근사가 유효한 경우, R_TH ~에 독립적이다. β 그 값은 꽤 큽니다.

단일 종단 입출력 기능이있는 1.4 차동 증폭기

그림 4은 두 번째 입력, v₂,는 0과 동일하게 설정되고 출력은 v_o1.

우리는 대신에 정전류 소스를 사용합니다. R_EE이전 절에서 설명한대로. 이것은 a로 알려져있다. 위상 반전 기능이있는 단일 종단 입출력 증폭기. 증폭기는 v₂= 이전 방정식에서 0. 차동 입력은 간단히

(32)

그래서 출력은

(33)

그림 4 - 위상 반전 기능이있는 단일 종단 입력

마이너스 기호는이 앰프가 180^o 출력과 입력 사이의 위상 시프트. 일반적인 정현파 입력 및 출력은 그림 5에 나와 있습니다.

그림 5 - 사인 곡선 입출력

출력 신호가 접지로 참조되지만 위상 반전이 바람직하지 않은 경우 출력은 트랜지스터에서 가져올 수 있습니다 Q₂.

예 1 – 차동 증폭기 (분석)

그림 1에 표시된 회로의 차동 전압 이득, 공통 모드 전압 이득 및 CMRR을 찾는다. 그것을 가정하자. R_i = 0, R_C = 5 kΩ, V_EE= 15 V, V_BE= 0.7 V, V_T= 26 mV 및 R_EE = 25 kΩ. 방해 v₂ = 0을 출력하고 v_o2.

해결 방법 : 현재를 통해 R_EE 정지 상태에서 발견됩니다. 의 기초부터 Q₂ 에미 터 전압이 V_BE = 0.7 V 및

각 트랜지스터의 무부하 전류는이 양의 절반이다.

이후

각 트랜지스터의 차동 전압 이득은

공통 모드 전압 이득은 다음과 같습니다.

공통 모드 제거비는 다음과 같이 주어진다.

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또한 아래의 링크를 클릭하여 인터프리터 도구를 사용하여 TINA 또는 TINACloud 회로 시뮬레이터로 이러한 계산을 수행 할 수 있습니다.

1- 차동 증폭기 회로 시뮬레이션

예제 2

예제 1에 설명 된 차동 증폭기의 경우 온도 보상 고정 바이어스 전류 소스 (그림 3)를 사용하여 R_EE 차동 증폭기에 대한 새로운 CMRR을 결정할 수있다. r_o = 105 kΩ, V_BE = 0.7 V 및 β = 100. 취하다 R₁ = R₂.

해결 방법 : 우리는 트랜지스터 동작 점을 dc 로드 라인.

그런 다음 그림 3 (a)의 현재 소스를 참조하여

바이어스 안정성을 위해,

그때

0.1 이후R_E>>r_e (즉, 1.25 kΩ >> 26 / 0.57 Ω), 방정식 (31)에서 우리는

CMRR은

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2- 차동 증폭기 회로 시뮬레이션

예제 3

최대 출력 전압 스윙을 위해 그림 6에서 지정된 조건을 달성 할 수있는 회로를 설계하십시오. 5 개의 트랜지스터, Q₁ 에 Q₅, 각각은 β = 100 동안 Q₆ 있다 β 200의. V_BE 모든 트랜지스터에 대해 0.6 V이며, V_T= 26 mV 및 V_A= 80 V. 모든 트랜지스터가 동일하다고 가정합니다.