Derhênerê VHDL ya bi TINAClûd

VHDL (VHSIC (Cirkîtên Pirzimanî ya Pirzimanî) Zimanek pirtûka Navnetewî) zimanek IEEE-pirtirkêmtirîna pergalê ya standardî ye ku zimanên bi elektrîkê yên ku ji ber çêbûnê çêbikin û şixulên xwe bişkînin û kar dikin.

TINACloud nuha motorek simulasyona dîjîtal VHDL ya bihêz pêk tîne. Dibe ku her مدارê dîjîtal li TINACloud dikare bixweber kodek VHDL veguherîne û wekî sêwirana VHDL-ê tête analîz kirin. Digel vê yekê, hûn dikarin cîhaza berbiçav a hardware ya VHDL-ê analîz bikin û di VHDL-ê de pêkhateyên dîjîtal û hardware-ên xwe destnîşan bikin. Feydeya mezin a VHDL ne tenê ew e ku ew standardek IEEE ye, lê di heman demê de ew dikare bixweber di cîhazên logîk ên bernamekirî yên wekî FPGA û CPLD-ê de jî were rast kirin.

Heke çerxa nifşa kodê ya synthesizable ya di pêşeka Analîz / Vebijarkan de hatî saz kirin TINACloud dikare digel pelê UCF yê têkildar kodek VHDL ya hevgirtî biafirîne. Hûn dikarin pelên VHD û UCF-ê yên hatine afirandin bi fermana "Pelê VHD & UCF çêbikin" di menuya T&M de tomar bikin. Hûn dikarin van pelan bi kargêrka belaş a Xilinx Webpack-ê bixwînin, pelê bit-stream-ê ku pêkanîna sêwiranê vedibêje hilberînin û dûv re jî li çipikên Xilinx FPGA-yê bar bikin.

Nimûne: Di çarçoveya jêrîn de dijwar e, di VHDL de hatiye diyarkirin.

Bi riya simulasyonê bi TINACloud re bi riya wêneyê vekin

Running Analysis / Dijmeya VHDL ya dîplomasyonê, dagire jêrîn dide dide:

Heke hûn bloka "Counter" ê bikirtînin û di rêza HDL de bişkoja press bişkînin hûn dikarin kodê VHDL yê ku Counter-ê diyar dike bibînin.

pirtûkxane ieee; ieee.std_logic_1164.all bikar bînin; hemî; ieee.std_logic_arith.all bikar bînin; -------------------------------------------------- - Mêjûya ENTITY bende ye (demjimêr: di std_logic; zelal: di std_logic; QA, QB, QC, QD: derket std_logic); Counter counter; ------------------------------------------------------ - ARKCHT behKA behv ya dijberê îşaret Pre_Q ye: bê îmze (3 daket 0); BEGIN - danasîna reftarî ya pêvajoya dijber (demjimêr, zelal) dest pê bike heke zelal = '1' hingê Pre_Q <= "0000"; elsif (demjimêr = '1' û demjimêr'event) hingê QA <= Pêş_Q (0); QB <= Pêş_Q (1); QC <= Pêş_Q (2); QD <= Pêş_Q (3); Pre_Q <= Pêş_Q + 1; biqedin ger; pêvajoya dawî; END behv;

Di TINA de hûn dikarin kodê VHDL biguherînin û yekser bandora xwe bibînin.

Guhertinê Pre_Q <= Pre_Q + 1; jorê Pre_Q <= Pre_Q + 2; û veguhestin.