Jump to TINA Main Page & General Information 

• Verilog-A & AMS Simulation
• SystemVerilog симуляциясы
• VHDL келин
• VHDL-AMS симуляциясы
• SystemC симуляциясы

ТИНА да күчтүү санариптик Verilog машыктыруучу кыймылдаткычын камтыйт. окуу жана түшүнүү кыйын болуп VHDL салыштырганда Verilog артыкчылыгы, бирок VHDL көбүрөөк мүмкүнчүлүктөр бар.

ТИНА Verilog моделдерин жана Xilinx анын Webpack программасын колдонгон synthesizable VHDL кодексине башка санариптик компоненттери, сиз долбоор ишке ашырууну мүнөздөгөн бит агым билэни пайда анан Xilinx FPGA микросхемалардын жүктөп мүмкүн болот.

Төмөнкү райондук VHDL жана Verilog менен эле толук үрөйүн учурат район салыштырылат.

схемалык бөлүгү макросторду эле, бир гана коддору ар түрдүү болот.

Сиз VHDL же Verilog макросторун жана пресс-чыкылдатып, толук маалымат алуу үчүн Макро кириш жана келсе, кодду өзгөртө эки эсе көп болот:

маанилүү бөлүктөрү абдан окшош:

Талдоо менюсунан Digital Timing талдоо жүргүзүү керек. Төмөнкү диаграмма пайда болот:

Сиз эки моделдеринен чыгуу сигналдары да дал ушундай экенин көрө алабыз ..