TINACloud менен Digital VHDL келин

VHDL (VHSIC (Абдан өйдө Speed Интегралдык микросхемалардын) аппараттык Description тили) алдын ала ойдон алардын микрочиптерди жана системаларды мүнөздөп жана тууроочу электрондук дизайнерлер тарабынан пайдаланылуучу стандарттуу IEEE- жабдык тили болуп саналат.

TINACloud now include a powerful digital VHDL simulation engine. Any digital circuit in TINACloud can be automatically converted a VHDL code and analyzed as a VHDL design. In addition, you can analyze the wide range of hardware available in VHDL and define your own digital components and hardware in VHDL. The great advantage of VHDL is not only that it is a IEEE standard, but also that can be realized automatically in programmable logic devices such as FPGAs and CPLDs.

TINACloud can generate a synthesizable VHDL code along with the corresponding UCF file if the Generate synthesizable code checkbox is set in the Analysis/Options menu. You can save the created VHD and UCF files with the “Create VHD & UCF File” command in the T&M menu. You can read these files with Xilinx’s free utility Webpack, generate the bit-stream file describing the implementation of the design and then upload it to Xilinx FPGA chips.

Мисал: төмөнкү райондук VHDL аныкталган каршы болуп саналат.

сүрөттү басып TINACloud менен машыктыруучу онлайн иштетүү

Анализ / Digital VHDL окшош чуркап, төмөнкү диаграмма берет:

If you click the “Counter” block and in the HDL line press the … button you can see the VHDL code defining the Counter

китепкана ieee; ieee.std_logic_1164.all колдонуу; ieee.std_logic_arith.all колдонуу; -------------------------------------------------- - ENTITY эсептегич порт (саат: std_logic; ачык: std_logic; QA, QB, QC, QD: out std_logic); END эсептегич; -------------------------------------------------- - ARCHITECTURE behv эсептегич Pre_Q сигнал: unsigned (3 төмөн 0); BEGIN - эсептегич процесстин жүрүм-турум сүрөттөмөсү (саат, так), эгерде таза = '1' болсо, анда Pre_Q <= "0000" башталат; elsif (саат = '1' жана саатка окуя) андан кийин QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; end if; аяктоо процесси; END behv;

Тина Сиз VHDL кодду өзгөртүп жана ошол замат күчүнө көрө алабыз.

сапты өзгөртүү Pre_Q <= Pre_Q + 1; жогоруда Pre_Q <= Pre_Q + 2; жана диалогун жабуу.