TINACloud менен Digital VHDL келин

VHDL (VHSIC (Абдан өйдө Speed ​​Интегралдык микросхемалардын) аппараттык Description тили) алдын ала ойдон алардын микрочиптерди жана системаларды мүнөздөп жана тууроочу электрондук дизайнерлер тарабынан пайдаланылуучу стандарттуу IEEE- жабдык тили болуп саналат.

TINACloud азыр күчтүү санариптик VHDL машыктыруучу кыймылдаткычын кирет. TINACloud ар бир санариптик райондук жазуусу бир VHDL кодун айландырылат жана VHDL үлгүсү катары талдоого алат. Мындан тышкары, Сиз VHDL ичинде бар болгон жабдыктандын көптөгөн талдоону жана VHDL-жылы өз санариптик компоненттерин жана жабдыктарда табылган аныктай алат. VHDL улуу артыкчылыгы бул IEEE стандарт болуп саналат гана эмес, ошондой эле мындай оюнуздар жана CPLDs катары программалоочу логика түзмөктөрдө түрдө ишке ашышы мүмкүн.

synthesizable коду кутучасы Анализ / Жолдор менюсунда коюлса, маалымат топтоо, эгерде TINACloud тиешелүү Анжелика материалдары менен бирге synthesizable VHDL кодду пайда болот. Сиз T & M менюсунда "VHD & Анжелика File түзүү" буйругу менен түзүлгөн VHD жана Анжелика материалдары сактай аласыз. Сиз Xilinx акысыз пайдалуу Webpack менен бул документ окуп долбоор ишке ашырууну мүнөздөгөн бит-агым билэни пайда анан Xilinx FPGA микросхемалардын жүктөп аласыз.

Мисал: төмөнкү райондук VHDL аныкталган каршы болуп саналат.

сүрөттү басып TINACloud менен машыктыруучу онлайн иштетүү

Анализ / Digital VHDL окшош чуркап, төмөнкү диаграмма берет:

Digital VHDL келин, сүрөт 3

Сиз "Counter" блокту басып жатса, HDL сап басма ... баскычы сиз VHDL коду Counter аныктоо көрө аласыз

китепкана бөлүмүн ачуу IEEE; пайдаланууга ieee.std_logic_1164.all; пайдаланууга ieee.std_logic_arith.all; -------------------------------------------------- - юридикалык жактын каршы порту (саат: std_logic менен, ачык-айкын: std_logic боюнча; QA, QB, QC, QD: чыгып std_logic); END каршы; -------------------------------------------------- - эсептегичтин ARCHITECTURE behv сигналдын Pre_Q болуп саналат: коюлбаган (3 downto 0); БАШТАЛАТ - каршы жараянынын (саат, так) жүрүш-туруш сыпаттамасы, эгерде айкын = '1 "анда Pre_Q <=" 0000 "баштоо; Elsif (саат = '1 жана clock'event) анан QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; жок болсо; аягы жүргүзүү; END behv; 

Тина Сиз VHDL кодду өзгөртүп жана ошол замат күчүнө көрө алабыз.

сапты өзгөртүү Pre_Q <= Pre_Q + 1; жогоруда Pre_Q <= Pre_Q + 2; жана диалогун жабуу.

Азыр Анализ / Digital VHDL машыктыруучу төмөнкү диаграмма берет:

Digital VHDL машыктыруучу, сүрөт 4