Тина-жылы VHDL келин бардык түрү камтылган
Тина-жылы VHDL келин бардык түрү камтылган
- VHDL-AMS симуляциясы
- Verilog келин
- Verilog-A & AMS Simulation
- SystemVerilog симуляциясы
- SystemC симуляциясы
VHDL (VHSIC (Абдан өйдө Speed Интегралдык микросхемалардын) аппараттык Description тили) алдын ала ойдон алардын микрочиптерди жана системаларды мүнөздөп жана тууроочу электрондук дизайнерлер тарабынан пайдаланылуучу стандарттуу IEEE- жабдык тили болуп саналат.
ТИНА котормолорунда 7 жана жогорку азыр күчтүү санариптик VHDL машыктыруучу кыймылдаткычын кирет. Тина-жылы ар кандай санарип райондук жазуусу бир VHDL кодун айландырылат жана VHDL үлгүсү катары талдоого алат. Мындан тышкары, Сиз VHDL ичинде бар болгон жабдыктандын көптөгөн талдоону жана VHDL-жылы өз санариптик компоненттерин жана жабдыктарда табылган аныктай алат. VHDL улуу артыкчылыгы бул IEEE стандарт болуп саналат гана эмес, ошондой эле мындай оюнуздар жана CPLDs катары программалоочу логика түзмөктөрдө түрдө ишке ашышы мүмкүн.
TINA синтезделүүчү VHDL кодун, ошондой эле UCF файлын түзө алат, эгерде Синтезделүүчү кодду жаратуу кутучасы Анализ / Параметрлер менюсунда орнотулган болсо. Түзүлгөн VHD жана UCF файлдарын T&M менюсундагы "Create VHD & UCF File" буйругу менен сактай аласыз. Сиз бул файлдарды Xilinxтин акысыз Веб-пакети менен окуп, дизайнын ишке ашырылышын сүрөттөгөн бит-агым файлын жаратып, андан кийин Xilinx FPGA микросхемаларына жүктөй аласыз.
Мисал: төмөнкү райондук VHDL аныкталган каршы болуп саналат.
Анализ / Digital VHDL окшош чуркап, төмөнкү диаграмма берет:
Сиз Тина-жылы Counter блок кош чыкылдатуу жана Макро баскычын басып, анда Counter аныктоочу VHDL кодун көрө аласыз:
library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
------------------
ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;
------------------
ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );
BEGIN
— behavioral description of the counter
process(clock, clear) begin
if clear = ‘1’ then
Pre_Q <= “0000”;
elsif (clock=’1′ and clock ‘event) then
QA <= Pre_Q(0);
QB <= Pre_Q(1);
QC <= Pre_Q(2);
QD <= Pre_Q(3);
Pre_Q <= Pre_Q + 1;
end if;
end process;
END behv;
Тина Сиз VHDL кодду өзгөртүп жана ошол замат күчүнө көрө алабыз.
сапты өзгөртүү Pre_Q <= Pre_Q + 1; жогоруда Pre_Q <= Pre_Q + 2; жана диалогун жабуу.
Азыр Анализ / Digital VHDL машыктыруучу төмөнкү диаграмма берет
Ошондой эле ТИНА-жылы бул райондо изилдөөгө алат Interactive Mode.