Skaitmeninis Verilog elektroninis grandinės modeliavimas

Skaitmeninis Verilog elektroninis grandinės modeliavimas

Jump to TINA Main Page & General Information 

TINA taip pat yra galingas skaitmeninis Verilog modeliavimo variklis. Verilog privalumas, palyginti su VHDL, kad jį lengviau išmokti ir suprasti, tačiau VHDL yra daugiau funkcijų.

TINA gali versti „Verilog“ modelius ir kitus skaitmeninius komponentus į sintezuojamą VHDL kodą ir, naudodamas „Xilinx“ „Webpack“ programinę įrangą, galite sukurti bitų srauto failą, aprašantį projekto įgyvendinimą, ir tada įkelti jį į Xilinx FPGA lustus.

Toliau pateikta grandinė lygina tą pačią pilną papildomąją grandinę naudojant VHDL ir Verilog.
„Digital Verilog“ modeliavimas, vaizdas 1

Schema yra tokia pati, tik makrokomandų kodai yra skirtingi.

Galite du kartus spustelėti „VHDL“ arba „Verilog“ makrokomandas ir paspauskite „Enter Macro“, kad pamatytumėte visas detales ir redaguotumėte kodą, jei norite:

Esminės dalys yra labai panašios:

VerilogVHDL
assign S = A ^ BS <= (A xor B)
assign C = A & BC <= (A and B)
Jei „Analizės“ meniu paleiskite skaitmeninę laiko analizę. Bus rodoma ši diagrama:

Galite matyti, kad iš abiejų modelių išvesties signalai yra lygiai tokie patys.