Skaitmeninis VHDL modeliavimas su TINACloud

„VHDL“ („VHSIC“ (labai didelės spartos integruotos grandinės) aparatūros aprašymo kalba) yra IEEE standartinė aparatūros aprašo kalba, kuria elektroniniai dizaineriai apibūdina ir imituoja jų lustus ir sistemas prieš gamybą.

Dabar „TINACloud“ yra galingas skaitmeninis VHDL modeliavimo variklis. Bet kokia TINACloud skaitmeninė grandinė gali būti automatiškai konvertuojama į VHDL kodą ir analizuojama kaip VHDL dizainas. Be to, galite išanalizuoti platų VHDL turimą aparatinę įrangą ir nustatyti savo skaitmeninius komponentus ir aparatūrą VHDL. Didelis VHDL privalumas yra ne tik tai, kad jis yra IEEE standartas, bet ir kuris gali būti realizuojamas automatiškai programuojamuose loginiuose įrenginiuose, pvz., FPGA ir CPLD.

TINACloud gali generuoti sintezuojamą VHDL kodą kartu su atitinkamu UCF failu, jei žymės langelis „Sukurti sintezuojamą kodą“ yra nustatytas analizės / parinkčių meniu. Sukurtus VHD ir UCF failus galite išsaugoti T&M meniu esančioje komandoje „Create VHD & UCF ​​File“. Šiuos failus galite perskaityti su nemokamu „Xilinx“ tinklu „Webpack“, generuoti bitų srauto failą, apibūdinantį projekto įgyvendinimą, o tada įkelti jį į Xilinx FPGA lustus.

Pavyzdys: Ši grandinė yra skaitiklis, apibrėžtas VHDL.

Paspaudę paveikslėlį, naudokite TINACloud modeliavimą internete

Veikia analizė / skaitmeninis VHDL modeliavimas, pateikia šią diagramą:

Skaitmeninis VHDL modeliavimas, vaizdas 3

Jei spustelėsite „Counter“ bloką ir HDL eilutėje spauskite… mygtuką, galite pamatyti VHDL kodą, apibrėžiantį skaitiklį

biblioteka ieee; naudokite ieee.std_logic_1164.all; naudokite ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY skaitiklis yra prievadas (laikrodis: std_logic; aiškus: std_logic; QA, QB, QC, QD: out std_logic); END skaitiklis; -------------------------------------------------- - skaitiklio ARCHITEKTŪROS BŪDAS yra signalas Pre_Q: nepasirašytas (3 į 0); BEGIN - skaitiklio proceso elgesio aprašymas (laikrodis, aiškus) prasideda, jei aišku = '1', tada Pre_Q <= "0000"; elsifas (laikrodis = '1' ir laikrodis '), tada QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; pabaigos, jei; pabaigos procesas; END behv; 

TINA galite pakeisti VHDL kodą ir iškart matyti efektą.

Pakeiskite liniją Pre_Q <= Pre_Q + 1; aukščiau Pre_Q <= Pre_Q + 2; ir uždarykite dialogą.

Dabar analizė / skaitmeninis VHDL modeliavimas duoda šią diagramą:

Skaitmeninis vhdl modeliavimas, vaizdas 4