Skaitmeninis VHDL modeliavimas su TINACloud

„VHDL“ („VHSIC“ (labai didelės spartos integruotos grandinės) aparatūros aprašymo kalba) yra IEEE standartinė aparatūros aprašo kalba, kuria elektroniniai dizaineriai apibūdina ir imituoja jų lustus ir sistemas prieš gamybą.

„TINACloud“ dabar yra galingas skaitmeninis VHDL modeliavimo variklis. Bet kurią „TINACloud“ skaitmeninę grandinę galima automatiškai konvertuoti VHDL kodu ir analizuoti kaip VHDL dizainą. Be to, galite išanalizuoti platų VHDL prieinamos aparatinės įrangos asortimentą ir apibrėžti savo skaitmeninius komponentus ir aparatinę įrangą VHDL. Didelis VHDL pranašumas yra ne tik tai, kad jis yra IEEE standartas, bet ir automatiškai realizuojamas programuojamuose logikos įrenginiuose, tokiuose kaip FPGA ir CPLD.

„TINACloud“ gali generuoti sintezuojamą VHDL kodą kartu su atitinkamu UCF failu, jei meniu „Analizė / parinktys“ yra pažymėtas žymimasis laukelis Generuoti sintezuojamą kodą. Sukurtus VHD ir UCF failus galite išsaugoti naudodami komandą „Kurti VHD ir UCF failą“ T&M meniu. Šiuos failus galite perskaityti naudodami nemokamą „Xilinx“ įrankį „Webpack“, sugeneruoti bitų srauto failą, apibūdinantį dizaino įgyvendinimą, tada įkelti jį į „Xilinx FPGA“ lustus.

Pavyzdys: Ši grandinė yra skaitiklis, apibrėžtas VHDL.

Paspaudę paveikslėlį, naudokite TINACloud modeliavimą internete

Veikia analizė / skaitmeninis VHDL modeliavimas, pateikia šią diagramą:

Skaitmeninis VHDL modeliavimas, vaizdas 3

Jei spustelėsite „Counter“ bloką ir HDL eilutėje paspausite mygtuką…, pamatysite VHDL kodą, apibrėžiantį Counter

biblioteka ieee; naudoti ieee.std_logic_1164.all; naudoti ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY skaitiklis yra prievadas (laikrodis: į std_logic; aiškus: į std_logic; QA, QB, QC, QD: out std_logic); END skaitiklis; -------------------------------------------------- - Skaitiklio ARCHITEKTŪRA behv yra signalas Pre_Q: nepasirašytas (3 iki 0); BEGIN - skaitiklio proceso (laikrodžio, išvalymo) aprašymas prasideda, jei aišku = '1', tada Pre_Q <= "0000"; elsif (laikrodis = '1' ir laikrodis 'įvykis), tada QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; pabaiga jei; pabaigos procesas; END elgesys;

TINA galite pakeisti VHDL kodą ir iškart matyti efektą.

Pakeiskite liniją Pre_Q <= Pre_Q + 1; aukščiau Pre_Q <= Pre_Q + 2; ir uždarykite dialogą.