VHDL modeliavimas TINA įtrauktas į visas versijas

VHDL modeliavimas TINA įtrauktas į visas versijas

„VHDL“ („VHSIC“ (labai didelės spartos integruotos grandinės) aparatūros aprašymo kalba) yra IEEE standartinė aparatūros aprašo kalba, kuria elektroniniai dizaineriai apibūdina ir imituoja jų lustus ir sistemas prieš gamybą.

TINA 7 ir naujesnėse versijose dabar yra galingas skaitmeninis VHDL modeliavimo variklis. Bet kokia TINA skaitmeninė grandinė gali būti automatiškai konvertuojama į VHDL kodą ir analizuojama kaip VHDL dizainas. Be to, galite išanalizuoti platų VHDL turimą aparatinę įrangą ir nustatyti savo skaitmeninius komponentus ir aparatūrą VHDL. Didelis VHDL privalumas yra ne tik tai, kad jis yra IEEE standartas, bet ir kuris gali būti realizuojamas automatiškai programuojamuose loginiuose įrenginiuose, pvz., FPGA ir CPLD.

TINA gali generuoti sintezuojamą VHDL kodą kartu su atitinkamu UCF failu, jei žymės langelis „Sukurti sintezuojamą kodą“ yra nustatytas analizės / parinkčių meniu. Sukurtus VHD ir UCF failus galite išsaugoti T&M meniu esančioje komandoje „Create VHD & UCF ​​File“. Šiuos failus galite perskaityti su nemokamu „Xilinx“ tinklu „Webpack“, generuoti bitų srauto failą, apibūdinantį projekto įgyvendinimą, o tada įkelti jį į Xilinx FPGA lustus.

Pavyzdys: Ši grandinė yra skaitiklis, apibrėžtas VHDL.
Skaitmeninis VHDL modeliavimas, vaizdas 1
Veikia analizė / skaitmeninis VHDL modeliavimas, pateikia šią diagramą:
VHDL modeliavimas, vaizdas 2
Jei du kartus spustelėsite „TINA“ skaitiklio bloką ir paspauskite mygtuką „Enter Macro“, galite pamatyti „Counter“ apibrėžiantį VHDL kodą:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

TINA galite pakeisti VHDL kodą ir iškart matyti efektą.

Pakeiskite liniją Pre_Q <= Pre_Q + 1; aukščiau Pre_Q <= Pre_Q + 2; ir uždarykite dialogą.

Dabar analizė / skaitmeninis VHDL modeliavimas duoda šią diagramą

Taip pat galite ištirti šią grandinę TINA Interaktyvus režimas.