10. FET stiprintuvo dizainas

FET stiprintuvo dizainas

Dabar nagrinėjame FET stiprintuvo analizės, pateiktos šiame skyriuje, išplėtimą FET stiprintuvų projektavimui. Mes stengsimės apibrėžti nežinomus dizaino problemos ir tada sukurti lygtis, skirtas išspręsti šias nežinomas. Kaip ir daugelyje elektronikos dizainų, lygčių skaičius bus mažesnis už nežinomų skaičių. Papildomi suvaržymai nustatomi tam, kad būtų pasiekti tam tikri bendri tikslai (pvz., Minimalios sąnaudos, mažiau parametrų pokyčių).

10.1 CS stiprintuvas

Šiame skyriuje pateikiama CS stiprintuvo projektavimo procedūra. Mes sumažinsime JFET ir išeikvojimo MOSFET stiprintuvo dizainą pagal organizuotą procedūrą. Nors tai gali atrodyti

sumažinkite dizainą iki labai įprasto proceso, turite įsitikinti, kad suprantate kiekvieno žingsnio kilmę, nes vėliau gali prireikti kelių variantų. Jei viskas, ką jūs darote kurdami CS stiprintuvą, yra neapgalvotas „prijungimas“ prie mūsų pateiktų žingsnių, jums trūksta visos šios diskusijos esmės. Kaip inžinierius, jūs siekiate daryti tai, kas yra ne rutina. Teorijos sumažinimas iki organizuoto požiūrio yra tai, ką darysite. Jūs ne tik pritaikysite kitus jūsų jau atliktus metodus.

Stiprintuvai suprojektuoti taip, kad atitiktų stiprinimo reikalavimus, darant prielaidą, kad norimos specifikacijos yra tranzistoriaus diapazone. Paprastai nurodoma maitinimo įtampa, atsparumas apkrovai, įtampos padidėjimas ir įėjimo varža (arba srovės stiprinimas). Dizainerio užduotis yra pasirinkti atsparumo vertes R1, R2, RD, ir RS. Žiūrėkite 40 pav., Atlikdami procedūros veiksmus. Šioje procedūroje daroma prielaida, kad įrenginys buvo pasirinktas ir kad jo charakteristikos yra žinomos.

40 JFET CS stiprintuvas

Pirma, pasirinkite Q tašką FET charakteristikų kreivių soties regione. Pavyzdžiui, žr. 40 (b) paveikslo kreives. Tai nustato VDSQ, VGSQ, ir IDQ.

Dabar išsprendžiame du išėjimo grandinės rezistorius, RS ir RD. Kadangi yra dvi nežinomos, mums reikia dviejų nepriklausomų lygčių. Mes pradedame rašyti dc KVL lygtis aplink nutekėjimo šaltinio kilpą,

 (58)

Sprendžiant dviejų rezistorių sumą

 (59)

 (60)

Atsparumas, RD, yra vienintelė nežinoma šioje lygtyje. Sprendimas RD rezultatas yra kvadratinė lygtis, turinti du sprendimus, vienas neigiamas ir vienas teigiamas. Jei teigiamas sprendimas pasieks RD > K1, tai reiškia neigiamą RS, turi būti pasirinktas naujas Q taškas (ty iš naujo paleiskite dizainą). Jei teigiamas tirpalas išeina RD < K1, mes galime tęsti.

Dabar, kai RD žinoma, mes išsprendžiame RS naudojant „Equation“ (59), kilpos ir šaltinio linijos lygtis.

 (61)

Su RD ir RS žinoma, turime rasti tik R1 ir R2.

Pradedame perrašant KVL lygtį už vartų šaltinio kilpą.

 (62)

Įtampa, VGS, yra priešingas poliškumas VDD. Taigi terminas IDQRS turi būti didesnis nei VGSQ dydžio. Priešingu atveju VGG turės priešingą poliškumą VDD, kuri neįmanoma pagal lygtį (62).

Dabar išsprendžiame R1 ir R2 darant prielaidą, kad VGG nustatyta, kad tas pats poliškumas as VDD. Šios rezistorių reikšmės parenkamos nustatant RG iš srovės padidėjimo lygties arba iš įėjimo atsparumo. Mes išsprendžiame R1 ir R2.

 (63)

Tarkime, kad lygtis (62) sukelia a VGG tai turi priešais poliariškumo of VDD. Negalima išspręsti R1 ir R2. Praktinis būdas tęsti VGG = 0 V. Taigi   . Nuo VGG yra nurodyta lygtyje (62), anksčiau apskaičiuota vertė RS dabar reikia pakeisti.

41 - CS stiprintuvas

41 paveiksle, kur kondensatorius naudojamas apeiti dalį RS, mes sukuriame naują „ RS keičiamas taip:

 (64)

Vertė RSdc is RS1 + RS2 ir RSac is RS1.

Dabar, kai mes turime naują RSdc, turime pakartoti kelis ankstesnius projekto etapus. Mes vėl nustatome RD naudojant KVL nutekėjimo į šaltinį kilpa.

 (65)

Dizaino problema dabar tampa abu skaičiavimo problema RS1 ir RS2 vietoj tik vieno šaltinio rezistoriaus.

Su nauja verte RD of K1 - RSdc, mes einame į lygtį (60) su įtampos padidėjimu RSac naudojami ac lygtis, o ne RS. Į projektavimo procedūrą reikia įtraukti šiuos papildomus veiksmus:

Mes randame RSac (Tai tiesiog RS1) iš įtampos padidėjimo lygties

 (66)

RSac yra vienintelė nežinoma šioje lygtyje. Spręsdami tai, randame

 (67)

Tarkime dabar RSac yra teigiamas, bet mažesnis nei RSdc. Tai yra pageidaujama sąlyga nuo

 (68)

Tada mūsų dizainas yra baigtas ir

  (69)

Tarkime, kad RSac yra teigiamas, bet didesnis kaip RSdc. Stiprintuvas negali būti suprojektuotas su pasirinktu įtampos padidėjimu ir Q tašku. Turi būti pasirinktas naujas Q taškas. Jei įtampos padidėjimas yra per didelis, gali būti, kad neįmanoma atlikti jokio Q taško. Gali prireikti kitokio tranzistoriaus arba gali prireikti dviejų atskirų etapų.

10.2 CD stiprintuvas

Dabar pristatome CD JFET stiprintuvo projektavimo procedūrą. Nurodyti šie kiekiai: srovės stiprinimas, atsparumas apkrovai ir VDD. Įvesties varža gali būti nurodyta vietoj srovės stiprinimo. Studijuodami šią procedūrą, žiūrėkite 39 paveikslo grandinę. Dar kartą primename, kad svarbi šios diskusijos dalis yra teorijos sumažinimas iki etapų, o ne faktiniai žingsniai.

Pirmiausia pasirinkite Q tašką FET charakteristikų kreivių centre naudodamiesi 20 paveikslu („3 skyrius: Junction field-effect tranzistor (JFET)“). Šis žingsnis lemia VDSQ, VGSQ, IDQ ir gm.

Mes galime išspręsti rezistorių, prijungtą prie šaltinio, rašydami dc KVL lygtis aplink nutekėjimo į šaltinį kilpą.

 (70)

iš kurių mes randame dc vertė RS,

 (71)

Mes kitą rasti ac pasipriešinimo vertė, RSac, iš pertvarkytos srovės stiprinimo lygties, lygtis (55).

 (72)

kur RG = Rin. Jei įvesties varža nėra nurodyta, palikite RSac = RSdc ir apskaičiuokite įvesties varžą iš lygties (72). Jei įvesties pasipriešinimas nėra pakankamai aukštas, gali reikėti pakeisti Q taško vietą.

If Rin nurodyta, būtina apskaičiuoti RSac iš lygties (72). Tokiais atvejais, RSac skiriasi nuo RSdc, todėl apeime dalį RS su kondensatoriumi.

Dabar atkreipiame dėmesį į įvesties šališkumo grandinę. Mes nustatome VGG naudojant lygtį,

 (73)

Nėra fazės inversijos šaltinio stebėtojo FET stiprintuve ir VGG paprastai yra tokio pat poliškumo, kaip ir maitinimo įtampa.

Dabar, kai VGG žinoma, mes nustatome R1 ir R2 iš lygiavertės grandinės Thevenin ekvivalento

 (74)

Paprastai SF turi pakankamai nutekėjimo srovės, kad būtų sukurta priešinga poliškumo įtampa, reikalinga neigiamoms įtampoms, reikalingoms JFET vartų, kompensuoti. Todėl gali būti naudojamas normalus įtampos padalijimas.

44 - CD stiprintuvas su RS dalies dalimi

Dabar grįžtame prie įvesties atsparumo nustatymo problemos. Mes galime manyti, kad dalis RS yra apeinama, kaip parodyta 44 paveiksle, kuris sukelia skirtingas vertes RSac ir RSdc. Norėdami išspręsti, naudojame Equation (71) RSdc. Toliau leisime RG lygi nurodytai Rinir naudokite Equation (72), kad išspręstumėte RSac.

Jei RSac pirmiau apskaičiuotas mažesnis nei RSdc, dizainas atliekamas apeinant RS2 su kondensatoriumi. Prisiminti, kad RSac = RS1 ir RSdc = RS1 + RS2. Kita vertus, RSac yra didesnis nei RSdc, Q taškas turi būti perkeltas į kitą vietą. Pasirenkame mažesnę VDS taip sukeldama didesnę įtampą RS1 + RS2, Todėl RSdc didesnis. Jei VDS negali būti pakankamai sumažintas RSdc didesnis nei RSac, tada stiprintuvas negali būti suprojektuotas pagal nurodytą srovės stiprinimą, Rinir FET tipas. Vienas iš šių trijų specifikacijų turi būti pakeistas, arba norint gauti reikiamą naudą turi būti naudojamas antrasis stiprintuvo etapas.

10.3 SF Bootstrap stiprintuvas

Dabar nagrinėjame CD stiprintuvo, žinomo kaip SF (arba CD) įkrovos FET stiprintuvas. Ši grandinė yra specialus SF, vadinamas „bootstrap“ grandinė ir parodyta 45 paveiksle.

Čia šališkumas išsivystė tik iš dalies rezistorių. Tai sumažina kondensatoriaus perėjimo prie šaltinio rezistoriaus dalies poreikį ir tokiu būdu pasiekia daug didesnį įėjimo atsparumą nei paprastai. Šis dizainas leidžia mums pasinaudoti didelėmis FET variklio charakteristikomis, nenaudojant didelės vartų rezistorių vertės, RG.

Kontūro veikimui įvertinti naudojama 46 schemos ekvivalentinė grandinė

Bootstrap šaltinio stebėtojas

45 pav. - „Bootstrap“ šaltinio stebėtojas

Mes manome, kad iin yra pakankamai mažas, kad apytiksliai atitiktų srovę RS2 as i1. Nustatyta, kad išėjimo įtampa yra

 (75)

kur

 (76)

Jei daroma prielaida iin negalioja, pakeičiamas posakiu

 (77)

KVL lygtis, lyginant su sąnaudų pajamingumu vin keičiamas taip:

 (78)

Dabartinis, i1, randamas iš dabartinio dalintojo ryšio,

 (79)

Derinant lygtis (79) ir (78) derlius,

 (80)

Antroji lygtis vin yra sukurtas aplink kilpą RG ir RS2 kaip nurodyta toliau.

 (81)

Mes pašaliname vin nustatant lygtį (80), lygią (81) ir išspręskite iin gauti

 (82)

Įvesties varža, Rin = vin/iin, randama dalijant lygtį (81) pagal lygtį (82) su rezultatu,

 (83)

RG yra vienintelis nežinomas šioje lygtyje, todėl galime išspręsti, kad gautume

 (84)

Dabartinis pelnas yra

 (85)

Dabar galime naudoti anksčiau gautas lygtis kartu su stebėjimu, kad RS - RS2 = RS1 siekiant išspręsti dabartinį pelną.

 (86)

Įtampos padidėjimas yra

 (87)

Atkreipkite dėmesį, kad vardiklis lygtyje (84) yra didesnis už skaitiklį ir tai rodo RG <(Rin-RS2). Tai įrodo, kad didelė įvesties varža gali būti pasiekta be tokio pat dydžio kaip ir RG.