Verilog A ir AMS modeliavimas

Verilog A ir AMS modeliavimas

Jump to TINA Main Page & General Information 

Šiandien plačiausiai vartojama elektronikos grandinių ir prietaisų modelių kalba yra Spice netlist formatą (1973). Tačiau Spice netlistus dažnai sunku skaityti ir suprasti, ir jiems trūksta programavimo kalbų, kurias inžinieriams reikės kuriant modelius ir modeliavimą, funkcijos.

Santykinai nauja Verilog-A kalba (1995) suteikia alternatyvų metodą su lengvai skaitoma programavimo kalbos C stiliaus sintakse. Taigi, Verilog-A yra tinkamas PKP įpėdinis SPICE tinklų sąrašai, apibūdinantys grandinių topologijas.

Dar sudėtingesnis elektronikos grandinės, apimančios ir analoginius, ir skaitmeninius komponentus, apibūdinimo metodas yra „Verilog-AMS“ kalba. Kaip mes pastebėjome anksčiau, „Verilog-AMS“ yra grynai skaitmeninio „Verilog“ darinys, išplėstas vien tik su analoginiu „Verilog A“ ir sąsaja, skirta prijungti analoginę ir skaitmeninę dalis.

Dauguma TINA įrenginių bibliotekų yra Spice netlist formatu. Tačiau jau galite kurti ir importuoti modelius bei įdėti TINA makrokomandas Verilog-A ir Verilog-AMS formatu. Galite rasti keletą kalbų pavyzdžių, įrenginių modelių ir grandinių Pavyzdžiai\HDL\Verilog-A ir Pavyzdžiai\HDL\Verilog-AMS TINA aplankai.

Verilog-AMS pavyzdys:

Toliau pateiktoje grandinėje yra skaitmeninis analoginis konverteris (DAC) makrotas su serijine periferine sąsaja (SPI) ir bandymų stendo makro, generuojančio skaitmeninį SPI signalą. DAC modelis yra apibrėžtas Verilog AMS. Įdomu tai, kad bandymų stendas kairėje pusėje yra parašytas VHDL, kuris yra įvairių HDL maišymo pavyzdys, tačiau čia mes sutelksime dėmesį į Verilog AMS makrokomandą dešinėje. Ši grandinė (DAC VAMS.TSC) yra įtraukta į TINA EXAMPLESVerilog AMS aplanką.

TINA galite matyti DAC modelio Verilog AMS kodą, jei dukart spustelėjote DAC makrokomandą ir paspauskite mygtuką Enter Macro.

 Toliau pateikiama dalis kodo:

Mes neperžiūrėsime išsamios kodo analizės. Mes tiesiog norime parodyti, kad pirmoje dalyje, kuri buvo parodyta aukščiau, DA Verilog modulis serijinį signalą paverčia analoginiu signalu (VOUTA).

Aukščiau parodytos makrokomandos pabaigoje (TINA galite slinkti žemyn), iškviečiamas DA modulis ir signalas išlyginamas paprastu opamp ir RC filtru, naudojant Verilog A instrukcijas. Kondensatoriaus apibrėžimą taip pat galite pamatyti aukščiau esančiame kodo fragmente.

    X
    Malonu, kad tave aplankė „DesignSoft“
    Leidžia kalbėtis, jei reikia pagalbos ieškant tinkamo produkto ar reikia palaikymo.
    „wpChatIcon“