Verilog A ir AMS modeliavimas

Verilog A ir AMS modeliavimas

Jump to TINA Main Page & General Information 

Šiandien plačiausiai vartojama elektronikos grandinių ir prietaisų modelių kalba yra Spice netlist formatą (1973). Tačiau Spice netlistus dažnai sunku skaityti ir suprasti, ir jiems trūksta programavimo kalbų, kurias inžinieriams reikės kuriant modelius ir modeliavimą, funkcijos.

Santykinai nauja Verilog-A kalba (1995) suteikia alternatyvų metodą su lengvai skaitoma programavimo kalbos C stiliaus sintakse. Taigi, Verilog-A yra tinkamas PKP įpėdinis SPICE tinklų sąrašai, apibūdinantys grandinių topologijas.

Dar sudėtingesnis elektronikos grandinės aprašymo metodas, apimantis tiek analoginius, tiek skaitmeninius komponentus, yra Verilog-AMS kalba. Kaip matėme anksčiau, „Verilog-AMS“ yra grynai skaitmeninio „Verilog“ išvestinė priemonė, kurią papildo grynai analoginis „Verilog A“ ir analoginių bei skaitmeninių dalių prijungimo sąsaja.

Dauguma TINA įrenginių bibliotekų yra Spice netlist formatą. Tačiau jau galite sukurti ir importuoti modelius ir įdėti TINA makrokomandas į „Verilog-A“ ir „Verilog-AMS“ formatą. Jūs galite rasti kelis kalbos pavyzdžius, įrenginių modelius ir grandines TINA aplanke „Pavyzdžiai“.

Verilog-AMS pavyzdys:

Toliau pateiktoje grandinėje yra skaitmeninis analoginis konverteris (DAC) makrotas su serijine periferine sąsaja (SPI) ir bandymų stendo makro, generuojančio skaitmeninį SPI signalą. DAC modelis yra apibrėžtas Verilog AMS. Įdomu tai, kad bandymų stendas kairėje pusėje yra parašytas VHDL, kuris yra įvairių HDL maišymo pavyzdys, tačiau čia mes sutelksime dėmesį į Verilog AMS makrokomandą dešinėje. Ši grandinė (DAC VAMS.TSC) yra įtraukta į TINA EXAMPLESVerilog AMS aplanką.

TINA galite matyti DAC modelio Verilog AMS kodą, jei dukart spustelėjote DAC makrokomandą ir paspauskite mygtuką Enter Macro.

Toliau pateikiama dalis kodo:

Mes neperžiūrėsime išsamios kodo analizės. Mes tiesiog norime parodyti, kad pirmoje dalyje, kuri buvo parodyta aukščiau, DA Verilog modulis serijinį signalą paverčia analoginiu signalu (VOUTA).

Toliau pateikto makro pabaigoje (TINA galite slinkti žemyn), DA modulis vadinamas ir signalas išlyginamas paprastu opampu ir RC filtru, naudojant Verilog A instrukcijas. Taip pat galite matyti kondensatoriaus apibrėžimą žemiau esančiame kodo fragmente.