Digital Verilog elektroniskās shēmas simulācija

Digital Verilog elektroniskās shēmas simulācija

Jump to TINA Main Page & General Information 

TINA ietver arī spēcīgu digitālo Verilog simulācijas dzinēju. Verilog priekšrocība, salīdzinot ar VHDL, ka ir vieglāk mācīties un saprast, tomēr VHDL ir vairāk funkciju.

TINA var pārvērst Verilog modeļus un citus digitālos komponentus sintezējamajam VHDL kodam, un, izmantojot Xilinx Webpack programmatūru, varat ģenerēt bitu plūsmas failu, kas apraksta projekta īstenošanu, un pēc tam augšupielādējiet to Xilinx FPGA mikroshēmās.

Sekojošā ķēde salīdzina to pašu pilno papildierīču ķēdi, izmantojot VHDL un Verilog.
Digital Verilog simulācija, attēls 1

Shematiskā daļa ir tāda pati, tikai makro makri ir atšķirīgi.

Jūs varat dubultklikšķināt uz VHDL vai Verilog makro un nospiediet Enter Macro, lai redzētu pilnu informāciju un rediģētu kodu, ja vēlaties:

Būtiskās daļas ir ļoti līdzīgas:

VerilogVHDL
assign S = A ^ BS <= (A xor B)
assign C = A & BC <= (A and B)
Ja palaižat digitālās laika analīzi no izvēlnes Analīze. Tiks parādīta šāda diagramma:

Jūs varat redzēt, ka abu modeļu izejas signāli ir tieši tādi paši.