Digitālā VHDL simulācija ar TINACloud

VHDL (VHSIC (ļoti liela ātruma integrētās shēmas) aparatūras apraksta valoda) ir IEEE standarta aparatūras apraksta valoda, ko elektroniskie dizaineri izmanto, lai aprakstītu un modelētu to mikroshēmas un sistēmas pirms izgatavošanas.

TINACloud tagad ietver spēcīgu digitālo VHDL simulācijas dzinēju. Jebkuru digitālo shēmu TINACloud var automātiski pārvērst VHDL kodā un analizēt kā VHDL dizainu. Turklāt jūs varat analizēt VHDL plašo aparatūras klāstu un definēt savus digitālos komponentus un aparatūru VHDL. VHDL lielā priekšrocība ir ne tikai tā, ka tas ir IEEE standarts, bet arī tas, kas var tikt realizēts automātiski programmējamās loģiskās ierīcēs, piemēram, FPGA un CPLD.

TINACloud var ģenerēt sintezējamu VHDL kodu kopā ar atbilstošo UCF failu, ja izvēles rūtiņa Izveidot sintezējamu kodu ir iestatīta izvēlnē Analīze / opcijas. Izveidotos VHD un UCF failus var saglabāt ar komandu “Izveidot VHD & UCF ​​failu” T&M izvēlnē. Jūs varat izlasīt šos failus ar Xilinx bezmaksas utilītu Webpack, ģenerēt bitu plūsmas failu, kas apraksta projekta īstenošanu un pēc tam augšupielādējiet to Xilinx FPGA mikroshēmās.

Piemērs: Sekojošā ķēde ir skaitītājs, kas definēts VHDL.

Veiciet simulāciju tiešsaistē ar TINACloud, noklikšķinot uz attēla

Analīzes / digitālās VHDL simulācijas izpilde sniedz šādu diagrammu:

Digitālā VHDL simulācija, attēls 3

Ja noklikšķināt uz “Counter” bloka un HDL līnijā nospiediet pogu…, jūs varat redzēt VHDL kodu, kas definē skaitītāju

bibliotēka ieee; izmantojiet ieee.std_logic_1164.all; izmantot ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY skaitītājs ir ports (pulkstenis: std_logic; skaidrs: std_logic; QA, QB, QC, QD: out std_logic); END skaitītājs; -------------------------------------------------- - skaitītāja ARHITEKTŪRAS RĀDĪTĀJS ir signāls Pre_Q: neparakstīts (3 uz leju 0); BEGIN - skaitītāja procesa uzvedības apraksts (pulkstenis, skaidrs) sākas, ja skaidrs = '1', tad Pre_Q <= "0000"; elsifs (pulkstenis = '1' un pulksteņa rādījums), tad QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; beigas, ja; beigu process; END behv; 

TINA var mainīt VHDL kodu un nekavējoties redzēt efektu.

Mainiet līniju Pre_Q <= Pre_Q + 1; iepriekš Pre_Q <= Pre_Q + 2; un aizveriet dialogu.

Tagad analīze / digitālā VHDL simulācija dod šādu diagrammu:

Digitālā vhdl simulācija, attēls 4