Digitālā VHDL simulācija ar TINACloud

VHDL (VHSIC (ļoti liela ātruma integrētās shēmas) aparatūras apraksta valoda) ir IEEE standarta aparatūras apraksta valoda, ko elektroniskie dizaineri izmanto, lai aprakstītu un modelētu to mikroshēmas un sistēmas pirms izgatavošanas.

TINACloud tagad ietver jaudīgu digitālo VHDL simulācijas motoru. Jebkuru digitālo shēmu TINACloud var automātiski pārveidot VHDL kodu un analizēt kā VHDL dizainu. Turklāt jūs varat analizēt plašo aparatūras klāstu, kas pieejams VHDL, un definēt savus digitālos komponentus un aparatūru VHDL. Liela VHDL priekšrocība ir ne tikai tas, ka tas ir IEEE standarts, bet arī to, ka to var automātiski realizēt programmējamās loģiskās ierīcēs, piemēram, FPGA un CPLD.

TINACloud var ģenerēt sintezējamu VHDL kodu kopā ar atbilstošo UCF failu, ja izvēlnē Analīze / Opcijas ir iestatīta izvēles rūtiņa Ģenerēt sintezējamu kodu. Izveidotos VHD un UCF failus var saglabāt ar izvēlnes T&M komandu “Create VHD & UCF File”. Šos failus var izlasīt, izmantojot Xilinx bezmaksas utilītu Webpack, ģenerēt bitu plūsmas failu, kas apraksta dizaina ieviešanu, un pēc tam augšupielādēt to Xilinx FPGA mikroshēmās.

Piemērs: Sekojošā ķēde ir skaitītājs, kas definēts VHDL.

Veiciet simulāciju tiešsaistē ar TINACloud, noklikšķinot uz attēla

Analīzes / digitālās VHDL simulācijas izpilde sniedz šādu diagrammu:

Noklikšķinot uz “Counter” bloka un HDL rindā nospiežot pogu…, jūs varat redzēt VHDL kodu, kas definē Counter

bibliotēka ieee; izmantot ieee.std_logic_1164.all; izmantot ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY skaitītājs ir ports (pulkstenis: std_logic; skaidrs: std_logic; QA, QB, QC, QD: out std_logic); END skaitītājs; -------------------------------------------------- - Skaitītāja ARHITEKTŪRA behv ir signāls Pre_Q: neparakstīts (3 līdz 0); SĀKT - skaitītāja procesa (pulkstenis, skaidrs) uzvedības apraksts sākas, ja skaidrs = '1', tad Pre_Q <= "0000"; elsif (pulkstenis = '1' un pulkstenis 'notikums), tad QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; beigties, ja; beigu process; END behv;

TINA var mainīt VHDL kodu un nekavējoties redzēt efektu.

Mainiet līniju Pre_Q <= Pre_Q + 1; iepriekš Pre_Q <= Pre_Q + 2; un aizveriet dialogu.