VHDL simulācija TINA iekļauta visās versijās

VHDL simulācija TINA iekļauta visās versijās

VHDL (VHSIC (ļoti liela ātruma integrētās shēmas) aparatūras apraksta valoda) ir IEEE standarta aparatūras apraksta valoda, ko elektroniskie dizaineri izmanto, lai aprakstītu un modelētu to mikroshēmas un sistēmas pirms izgatavošanas.

TINA 7 un jaunākās versijas tagad ietver spēcīgu digitālo VHDL simulācijas dzinēju. Jebkuru digitālo shēmu TINA var automātiski pārvērst VHDL kodā un analizēt kā VHDL dizainu. Turklāt jūs varat analizēt VHDL plašo aparatūras klāstu un definēt savus digitālos komponentus un aparatūru VHDL. VHDL lielā priekšrocība ir ne tikai tā, ka tas ir IEEE standarts, bet arī tas, kas var tikt realizēts automātiski programmējamās loģiskās ierīcēs, piemēram, FPGA un CPLD.

TINA var ģenerēt sintezējamu VHDL kodu kopā ar atbilstošo UCF failu, ja izvēles rūtiņa Izveidot sintezējamu kodu ir iestatīta izvēlnē Analīze / opcijas. Izveidotos VHD un UCF failus var saglabāt ar komandu “Izveidot VHD & UCF ​​failu” T&M izvēlnē. Jūs varat izlasīt šos failus ar Xilinx bezmaksas utilītu Webpack, ģenerēt bitu plūsmas failu, kas apraksta projekta īstenošanu un pēc tam augšupielādējiet to Xilinx FPGA mikroshēmās.

Piemērs: Sekojošā ķēde ir skaitītājs, kas definēts VHDL.
Digitālā VHDL simulācija, attēls 1
Analīzes / digitālās VHDL simulācijas izpilde sniedz šādu diagrammu:
VHDL simulācija, attēls 2
Ja veicat dubultklikšķi uz Skaitītāja bloka TINA un nospiediet taustiņu Enter Macro, jūs varat redzēt VHDL kodu, kas definē skaitītāju:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

TINA var mainīt VHDL kodu un nekavējoties redzēt efektu.

Mainiet līniju Pre_Q <= Pre_Q + 1; iepriekš Pre_Q <= Pre_Q + 2; un aizveriet dialogu.

Tagad analīze / digitālā VHDL modelēšana dod šādu diagrammu

Jūs varat arī izpētīt šo ķēdi TINA Interaktīvais režīms.