SystemVerilog simulācija

Verilog A un AMS simulācija

Jump to TINA Main Page & General Information

Veriloga simulācija
Verilog-A un AMS simulācija
VHDL simulācija
VHDL-AMS simulācija
SystemC simulācija

SystemVerilog ir Verilog aparatūras apraksta valodas paplašinājums, kas iekļauts arī TINA.
TINA sistēmā SystemVerilog tiek automātiski tulkots uz SystemC, ko var apkopot ar MS Visual Studio, nodrošinot ļoti ātru un optimizētu kodu. Vairākus shēmu piemērus varat atrast TINA mapē Piemēri\HDL\SystemVerilog.